JPH0297113A - ソリッド・ステート・リレー - Google Patents
ソリッド・ステート・リレーInfo
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- JPH0297113A JPH0297113A JP63249388A JP24938888A JPH0297113A JP H0297113 A JPH0297113 A JP H0297113A JP 63249388 A JP63249388 A JP 63249388A JP 24938888 A JP24938888 A JP 24938888A JP H0297113 A JPH0297113 A JP H0297113A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、ソリッド・ステート・リレーに係り、特にス
イッチ素子としてパワーＭＯＳＦＥＴ（絶縁ゲート型電
界効果トランジスタ）を使用したソリッドＯステート・
リレーに零ボルトスイッチ機能を持たせる回路に関する
。
イッチ素子としてパワーＭＯＳＦＥＴ（絶縁ゲート型電
界効果トランジスタ）を使用したソリッドＯステート・
リレーに零ボルトスイッチ機能を持たせる回路に関する
。
（従来の技術）
従来、ソリッド・ステート・リレーのスイッチ素子とし
てサイリスクやトライアックが用いられている。このス
イッチ素子がターンオンする時の電流の急俊な立上がり
に伴って大きなノイズが発生すると、ラジオ障害や制御
対象となる負荷への悪影響が生じる。そこで、スイッチ
素子がターンオンするタイミングとして、スイッチ素子
が挿入されている主回路の電圧が零Ｖ近傍の時のみとす
る機能、いわゆる零ボルトスイッチ機能を持たせること
によって、スイッチ素子がターンオンする時に発生する
ノイズを低減することが有用であることがよく知られて
おり、この零ボルトスイッチ機能を持たせる種々の回路
方式が提案されると共に実用化されている。
てサイリスクやトライアックが用いられている。このス
イッチ素子がターンオンする時の電流の急俊な立上がり
に伴って大きなノイズが発生すると、ラジオ障害や制御
対象となる負荷への悪影響が生じる。そこで、スイッチ
素子がターンオンするタイミングとして、スイッチ素子
が挿入されている主回路の電圧が零Ｖ近傍の時のみとす
る機能、いわゆる零ボルトスイッチ機能を持たせること
によって、スイッチ素子がターンオンする時に発生する
ノイズを低減することが有用であることがよく知られて
おり、この零ボルトスイッチ機能を持たせる種々の回路
方式が提案されると共に実用化されている。
ところで、近年、前記スイッチ素子としてパワーＭＯＳ
ＦＥＴを使用したソリ・シト拳ステート・リレーは、主
回路の電圧が直流でも交流でも制御可能であり、ノイズ
に対する誤動作にも強いなどの理由から着目されてきて
おり、例えばｒＥｌｅｃｔｒｏｎｌｃ Ｄｅｓｉｇｎ
Ｊ Ｍａｒｅｈ、８．１９８４ ｐＨ５〜Ｐ１２２に
記載されている。
ＦＥＴを使用したソリ・シト拳ステート・リレーは、主
回路の電圧が直流でも交流でも制御可能であり、ノイズ
に対する誤動作にも強いなどの理由から着目されてきて
おり、例えばｒＥｌｅｃｔｒｏｎｌｃ Ｄｅｓｉｇｎ
Ｊ Ｍａｒｅｈ、８．１９８４ ｐＨ５〜Ｐ１２２に
記載されている。
しかし、スイッチ素子としてパワー
ＭＯ３ＦＥＴを使用した従来のソリッド・ステート・リ
レーは、前記したような零ボルトスイッチ機能を有して
いないので、このスイッチ素子に高電圧が印加されてい
る時にターンオンすると、この時の電流の急俊な立上が
りに伴って大きなノイズが発生し、ラジオ障害や制御対
象となる負荷への悪影響が生じるなどの問題が発生する
。
レーは、前記したような零ボルトスイッチ機能を有して
いないので、このスイッチ素子に高電圧が印加されてい
る時にターンオンすると、この時の電流の急俊な立上が
りに伴って大きなノイズが発生し、ラジオ障害や制御対
象となる負荷への悪影響が生じるなどの問題が発生する
。
ここで、スイッチ素子としてパワー
ＭＯ３ＦＥＴを使用した従来のソリッド・ステート・リ
レーの回路を、第３図（ａ）および第４図（ａ）に示す
。即ち、第３図（ａ）のソリッド・ステート・リレー回
路は、主回路の電圧が直流（脈流）の場合を示しており
、３１および３２は主回路の直流（脈流）電源および負
荷、３３は主回路にスイッチ素子として挿入されている
パワーＭＯ３ＦＥＴ、３４は電流入力により発光駆動さ
れる発光素子（例えば発光ダイオード）、３５は発光索
子３４とは電気的に絶縁され、その発光出力を受けて起
電力を発生する光起電力素子であり、パワーＭＯ３ＦＥ
Ｔ３３のゲート・ソース間に接続されている。３６はパ
ワーＭＯＳＦＥＴ３３のゲート・ソース間に接続され、
このパワーＭＯ８ＦＥＴ３３がターンオフする時に、そ
のゲート蓄積電荷を放電するための放電回路である。
レーの回路を、第３図（ａ）および第４図（ａ）に示す
。即ち、第３図（ａ）のソリッド・ステート・リレー回
路は、主回路の電圧が直流（脈流）の場合を示しており
、３１および３２は主回路の直流（脈流）電源および負
荷、３３は主回路にスイッチ素子として挿入されている
パワーＭＯ３ＦＥＴ、３４は電流入力により発光駆動さ
れる発光素子（例えば発光ダイオード）、３５は発光索
子３４とは電気的に絶縁され、その発光出力を受けて起
電力を発生する光起電力素子であり、パワーＭＯ３ＦＥ
Ｔ３３のゲート・ソース間に接続されている。３６はパ
ワーＭＯＳＦＥＴ３３のゲート・ソース間に接続され、
このパワーＭＯ８ＦＥＴ３３がターンオフする時に、そ
のゲート蓄積電荷を放電するための放電回路である。
この第３図（ａ）の回路の動作を第３図（ｂ）に示して
おり、パワーＭＯＳＦＥＴ３３に高電圧が印加されてい
る時刻ｔｌに電流入力が印加され、直ちにパワーＭＯ８
ＦＥＴ３３がターンオンすると、負荷３２に流れる電流
が急俊に立上がり、これに伴って大きなノイズが発生す
る。
おり、パワーＭＯＳＦＥＴ３３に高電圧が印加されてい
る時刻ｔｌに電流入力が印加され、直ちにパワーＭＯ８
ＦＥＴ３３がターンオンすると、負荷３２に流れる電流
が急俊に立上がり、これに伴って大きなノイズが発生す
る。
また、第４図（ａ）のソリッド・ステート・リレー回路
は、主回路の電圧が交流の場合を示しており、４１およ
び４２は主回路の交流電源および負荷、４３１および４
３２は主回路にスイッチ素子として挿入されている逆直
列接続された２個のパワーＭＯＳＦＥＴ、４４は電流入
力により発光駆動される発光素子（例えば発光ダイオー
ド）、４５は発光素子４４とは電気的に絶縁され、その
発光出力を受けて光起電圧を発生する光起電力素子であ
り、パワーＭＯ８ＦＥＴ４３１および４３２のそれぞれ
のゲート・ソース間に接続されている。４６はパワーＭ
ＯＳＦＥＴ４３１および４３２のゲート・ソース間に接
続され、このパワーＭＯＳＦＥＴ４３１および４３２が
ターンオフする時に、そのゲート蓄積電荷を放電するた
めの放電回路である。
は、主回路の電圧が交流の場合を示しており、４１およ
び４２は主回路の交流電源および負荷、４３１および４
３２は主回路にスイッチ素子として挿入されている逆直
列接続された２個のパワーＭＯＳＦＥＴ、４４は電流入
力により発光駆動される発光素子（例えば発光ダイオー
ド）、４５は発光素子４４とは電気的に絶縁され、その
発光出力を受けて光起電圧を発生する光起電力素子であ
り、パワーＭＯ８ＦＥＴ４３１および４３２のそれぞれ
のゲート・ソース間に接続されている。４６はパワーＭ
ＯＳＦＥＴ４３１および４３２のゲート・ソース間に接
続され、このパワーＭＯＳＦＥＴ４３１および４３２が
ターンオフする時に、そのゲート蓄積電荷を放電するた
めの放電回路である。
この第４図（ａ）の回路の動作を第４図（ｂ）に示して
おり、パワーＭＯＳＦＥＴ４３１および４３２に高電圧
が印加されて°いる時刻１１に電流入力が印加され、直
ちにパワーＭＯ８ＦＥＴ４３１および４３２がターンオ
ンすると、負荷４２に流れる電流が急俊に立上がり、こ
れに伴って大きなノイズが発生する。
おり、パワーＭＯＳＦＥＴ４３１および４３２に高電圧
が印加されて°いる時刻１１に電流入力が印加され、直
ちにパワーＭＯ８ＦＥＴ４３１および４３２がターンオ
ンすると、負荷４２に流れる電流が急俊に立上がり、こ
れに伴って大きなノイズが発生する。
（発明が解決しようとする課題）
本発明は、上記したようにスイッチ素子としてパワーＭ
ＯＳＦＥＴを使用した従来のソリッド・ステート・リレ
ーでは、スイッチ素子に高電圧が印加されている時にタ
ーンオンすると、この時の電流の急俊な立−Ｌがりに伴
って大きなノイズが発生し、ラジオ障害や制御対象とな
る負荷への悪影響が生じるなどの問題が発生するという
点を解決すべくなされたもので、簡単な回路構成からな
る零ボルトスイッチ機能を有し、スイッチ素子用のパワ
ーＭＯ８ＦＥＴがターンオンする時に発生するノイズを
低減することが可能になり、ラジオ障害や制御対象とな
る負荷への悪影響を低減することが可能になるソリッド
・ステート・リレーを提供することを目的とする。
ＯＳＦＥＴを使用した従来のソリッド・ステート・リレ
ーでは、スイッチ素子に高電圧が印加されている時にタ
ーンオンすると、この時の電流の急俊な立−Ｌがりに伴
って大きなノイズが発生し、ラジオ障害や制御対象とな
る負荷への悪影響が生じるなどの問題が発生するという
点を解決すべくなされたもので、簡単な回路構成からな
る零ボルトスイッチ機能を有し、スイッチ素子用のパワ
ーＭＯ８ＦＥＴがターンオンする時に発生するノイズを
低減することが可能になり、ラジオ障害や制御対象とな
る負荷への悪影響を低減することが可能になるソリッド
・ステート・リレーを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明のソリッド・ステート・リレーは、主回路に負荷
電流制御用のスイッチ素子として挿入された少なくとも
１個の第１のＭＯＳＦＥＴと、電流入力により発光駆動
される発光素子と、前記第１のＭＯＳＦＥＴのゲート・
ソース間に接続され、前記発光素子の発光出力を受けて
電圧を発生し、前記第１のＭＯＳＦＥＴを駆動制御する
光起電力素子と、前記第１のＭＯＳＦＥＴのゲート・ソ
ース間にドレイン・ソース間が接続され、そのゲート電
位が前記第１のＭＯＳＦＥＴのドレイン電圧により制御
される第２のＭＯＳＦＥＴとを具備することを特徴とす
る。
電流制御用のスイッチ素子として挿入された少なくとも
１個の第１のＭＯＳＦＥＴと、電流入力により発光駆動
される発光素子と、前記第１のＭＯＳＦＥＴのゲート・
ソース間に接続され、前記発光素子の発光出力を受けて
電圧を発生し、前記第１のＭＯＳＦＥＴを駆動制御する
光起電力素子と、前記第１のＭＯＳＦＥＴのゲート・ソ
ース間にドレイン・ソース間が接続され、そのゲート電
位が前記第１のＭＯＳＦＥＴのドレイン電圧により制御
される第２のＭＯＳＦＥＴとを具備することを特徴とす
る。
また、本発明のソリッド・ステート拳リレーは、交流用
の主回路に負荷電流制御用のスイッチ素子として挿入さ
れ、逆直列接続された２個の第１のＭＯＳＦＥＴと、電
流入力により発光駆動される発光素子と、前記２個の第
１のＭＯＳＦＥＴのそれぞれのゲート・ソース間に共通
に接続され、前記発光素子の発光出力を受けて電圧を発
生し、前記２個の第１のＭＯＳＦＥＴを駆動制御する光
起電力素子と、前記２個の第１のＭＯＳＦＥＴのそれぞ
れのゲート・ソース間に各対応してそれぞれのドレイン
・ソース間が接続され、それぞれのゲート電位が各対応
して前記２個の第１のＭＯＳＦＥＴのドレイン電圧によ
り制御される２個の第２のＭ ＯＳ Ｆ Ｅ Ｔとを具
備することを特徴とする。
の主回路に負荷電流制御用のスイッチ素子として挿入さ
れ、逆直列接続された２個の第１のＭＯＳＦＥＴと、電
流入力により発光駆動される発光素子と、前記２個の第
１のＭＯＳＦＥＴのそれぞれのゲート・ソース間に共通
に接続され、前記発光素子の発光出力を受けて電圧を発
生し、前記２個の第１のＭＯＳＦＥＴを駆動制御する光
起電力素子と、前記２個の第１のＭＯＳＦＥＴのそれぞ
れのゲート・ソース間に各対応してそれぞれのドレイン
・ソース間が接続され、それぞれのゲート電位が各対応
して前記２個の第１のＭＯＳＦＥＴのドレイン電圧によ
り制御される２個の第２のＭ ＯＳ Ｆ Ｅ Ｔとを具
備することを特徴とする。
（作用）
負荷電流制御用の第１のＭＯＳＦＥＴにある程反高い電
圧が印加されている時には、第２のＭＯＳＦＥＴのドレ
イン・ソース間インピーダンスか低くなって第１のＭＯ
ＳＦＥＴのゲート・ソース間インピーダンスが小さくな
るので、第１のＭ ＯＳ Ｆ Ｅ Ｔがターンオンする
ことはない。これに対して、負荷の電圧が零■近傍の時
には、第２のＭＯＳＦＥＴのドレイン・ソース間インピ
ーダンスが高くなって第１のＭＯＳＦＥＴのゲート会ソ
ース間インピーダンスが大きくなるので、この時には、
電流入力により発光素子が発光駆動されると、光起電力
素子が第１のＭＯＳＦＥＴをターンオンさせるようにな
る。従って、第１のＭＯＳＦＥＴをターンオンするタイ
ミングとして、負荷の電圧が零Ｖ近傍の時のみとする機
能、いわゆる零ボルトスイッチ機能を有し、負荷電流制
御用のＭＯＳＦＥＴがターンオンする時に発生するノイ
ズを低減することが可能になり、ラジオ障害や制御対象
となる負荷への悪影響を低減することが可能になる。し
かも、第２のＭＯＳＦＥＴを付加接続するだけの簡単な
回路構成により、零ボルトスイッチ機能を持たせること
が可能である。
圧が印加されている時には、第２のＭＯＳＦＥＴのドレ
イン・ソース間インピーダンスか低くなって第１のＭＯ
ＳＦＥＴのゲート・ソース間インピーダンスが小さくな
るので、第１のＭ ＯＳ Ｆ Ｅ Ｔがターンオンする
ことはない。これに対して、負荷の電圧が零■近傍の時
には、第２のＭＯＳＦＥＴのドレイン・ソース間インピ
ーダンスが高くなって第１のＭＯＳＦＥＴのゲート会ソ
ース間インピーダンスが大きくなるので、この時には、
電流入力により発光素子が発光駆動されると、光起電力
素子が第１のＭＯＳＦＥＴをターンオンさせるようにな
る。従って、第１のＭＯＳＦＥＴをターンオンするタイ
ミングとして、負荷の電圧が零Ｖ近傍の時のみとする機
能、いわゆる零ボルトスイッチ機能を有し、負荷電流制
御用のＭＯＳＦＥＴがターンオンする時に発生するノイ
ズを低減することが可能になり、ラジオ障害や制御対象
となる負荷への悪影響を低減することが可能になる。し
かも、第２のＭＯＳＦＥＴを付加接続するだけの簡単な
回路構成により、零ボルトスイッチ機能を持たせること
が可能である。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）は、主回路の電圧が直流の場合に使用され
るソリッド・ステート・リレー回路を示しており、スイ
ッチ素子としてパワーＭＯＳＦＥＴが使用されている。
るソリッド・ステート・リレー回路を示しており、スイ
ッチ素子としてパワーＭＯＳＦＥＴが使用されている。
即ち、第１図（ａ）において、１および２は主回路の直
流（脈流）電源および負荷、３は主回路に負荷電流制御
用のスイッチ素子として挿入されている第１のＭＯＳＦ
ＥＴ、４は電流入力により発光駆動される発光素子（例
えば発光ダイオード）、５は発光素子４とは電気的に絶
縁され、その発光出力を受けて光起電圧を発生する光起
電力素子（例えば複数個のホトダイオードが誘電体によ
り分離されて直列接続されてなる）であり、第１のＭＯ
ＳＦＥＴ３のゲート・ソース間に接続されている。６は
第１のＭＯＳＦＥＴ３のゲート命ソース間に接続され、
この第１のＭＯＳＦＥＴ３がターンオフする時に、その
ゲート蓄積電荷を放電するための放電回路（例えば高低
抗体素子）である。
流（脈流）電源および負荷、３は主回路に負荷電流制御
用のスイッチ素子として挿入されている第１のＭＯＳＦ
ＥＴ、４は電流入力により発光駆動される発光素子（例
えば発光ダイオード）、５は発光素子４とは電気的に絶
縁され、その発光出力を受けて光起電圧を発生する光起
電力素子（例えば複数個のホトダイオードが誘電体によ
り分離されて直列接続されてなる）であり、第１のＭＯ
ＳＦＥＴ３のゲート・ソース間に接続されている。６は
第１のＭＯＳＦＥＴ３のゲート命ソース間に接続され、
この第１のＭＯＳＦＥＴ３がターンオフする時に、その
ゲート蓄積電荷を放電するための放電回路（例えば高低
抗体素子）である。
本実施例では、さらに、第１のＭＯＳＦＥＴ３のゲート
命ソース間にドレイン・ソース間が接続され、そのゲー
ト電位が第１のＭＯＳＦＥＴ３のドレイン電圧により制
御される第２のＭＯＳＦＥＴ７が設けられている。この
第２のＭＯＳＦＥＴ７のゲート耐圧は、第１のＭＯＳＦ
ＥＴ３のドレインに印加される電圧に耐える必要があり
、そのゲート酸化膜厚は通常より厚いものが必要となる
。例えば第１のＭＯＳＦＥＴ３のドレインに４００ｖの
電圧が印加されるのであれば、第２のＭＯＳＦＥＴ７の
ゲート酸化膜厚は約１μｍ程度必要である。この場合、
第２のＭＯＳＦＥＴ７の閾値電圧は高くなるが、後述す
る動作の上ではさほど問題にはならない。
命ソース間にドレイン・ソース間が接続され、そのゲー
ト電位が第１のＭＯＳＦＥＴ３のドレイン電圧により制
御される第２のＭＯＳＦＥＴ７が設けられている。この
第２のＭＯＳＦＥＴ７のゲート耐圧は、第１のＭＯＳＦ
ＥＴ３のドレインに印加される電圧に耐える必要があり
、そのゲート酸化膜厚は通常より厚いものが必要となる
。例えば第１のＭＯＳＦＥＴ３のドレインに４００ｖの
電圧が印加されるのであれば、第２のＭＯＳＦＥＴ７の
ゲート酸化膜厚は約１μｍ程度必要である。この場合、
第２のＭＯＳＦＥＴ７の閾値電圧は高くなるが、後述す
る動作の上ではさほど問題にはならない。
この第１図（ａ）の回路の動作を第１図（ｂ）に示して
おり、第１のＭＯＳＦＥＴ３の出力側（負荷側）に高電
圧が印加されている時刻ｔｌに電流入力が印加されたと
しても、この時には、第２のＭＯＳＦＥＴ７がオン状態
になってそのドレイン・ソース間インピーダンスが低く
なるので、第１のＭＯＳＦＥＴ３のゲート・ソース間イ
ンピーダンスが小さくなる。、この時には、仮に、電流
入力により発光素子４が発光駆動されて光起電力素子５
に起電力が発生しても、第２のＭＯＳＦＥＴ７を通して
電流が流れ、第１のＭＯＳＦＥＴ３のゲートが充電され
ないので、第１のＭＯＳＦＥＴ３がターンオンすること
はない。
おり、第１のＭＯＳＦＥＴ３の出力側（負荷側）に高電
圧が印加されている時刻ｔｌに電流入力が印加されたと
しても、この時には、第２のＭＯＳＦＥＴ７がオン状態
になってそのドレイン・ソース間インピーダンスが低く
なるので、第１のＭＯＳＦＥＴ３のゲート・ソース間イ
ンピーダンスが小さくなる。、この時には、仮に、電流
入力により発光素子４が発光駆動されて光起電力素子５
に起電力が発生しても、第２のＭＯＳＦＥＴ７を通して
電流が流れ、第１のＭＯＳＦＥＴ３のゲートが充電され
ないので、第１のＭＯＳＦＥＴ３がターンオンすること
はない。
これに対して、負荷側の電圧が零Ｖ近傍の時には、第２
のＭＯＳＦＥＴ７がオフ状態になってそのドレイン拳ソ
ース間インピーダンスが高くなり、負６ｊ側の電圧が零
Ｖ近傍で維持されるので、この時には、電流入力により
発光索子４が発光駆動されて光起電力索子５が起電力が
発生すると、第１のＭＯＳＦＥＴ３をターンオンさせる
ようになり、上記起電力が発生している間は第１のＭＯ
ＳＦＥＴ３がオン状態を継続する。
のＭＯＳＦＥＴ７がオフ状態になってそのドレイン拳ソ
ース間インピーダンスが高くなり、負６ｊ側の電圧が零
Ｖ近傍で維持されるので、この時には、電流入力により
発光索子４が発光駆動されて光起電力索子５が起電力が
発生すると、第１のＭＯＳＦＥＴ３をターンオンさせる
ようになり、上記起電力が発生している間は第１のＭＯ
ＳＦＥＴ３がオン状態を継続する。
従って、第１のＭＯＳＦＥＴ３をターンオンするタイミ
ングとして、負荷２の電圧が零Ｖ近傍の時のみとする機
能、いわゆる零ボルトスイッチ機能を有するので、負荷
電流制御用の第１のＭＯＳＦＥＴ３がターンオンする時
の電流の急俊な立上がりが抑制され、このターンオン時
に発生するノイズを低減することが可能になり、ラジオ
障害や制御対象となる負荷への悪影響を低減することが
可能になる。しかも、第２のＭＯＳＦＥＴ７を付加接続
するだけの簡単な回路構成により、零ボルトスイッチ機
能を持たせることが可能である。
ングとして、負荷２の電圧が零Ｖ近傍の時のみとする機
能、いわゆる零ボルトスイッチ機能を有するので、負荷
電流制御用の第１のＭＯＳＦＥＴ３がターンオンする時
の電流の急俊な立上がりが抑制され、このターンオン時
に発生するノイズを低減することが可能になり、ラジオ
障害や制御対象となる負荷への悪影響を低減することが
可能になる。しかも、第２のＭＯＳＦＥＴ７を付加接続
するだけの簡単な回路構成により、零ボルトスイッチ機
能を持たせることが可能である。
第２図（ａ）は、主回路の電圧が交流の場合に使用され
るソリッド・ステート・リレー回路を示しており、スイ
ッチ素子として逆直列接続された２個のパワーＭＯ３Ｆ
ＥＴが使用されている。即ち、第２図（ａ）において、
２１および２２は主回路の交流電源および負荷、２３１
および２３２は逆直列接続されてなる第１のＭＯＳＦＥ
Ｔであって、主回路に負荷電流制御用のスイッチ素子と
して挿入されている。４および５および６は前記したよ
うな発光素子および光起電力素子および放電回路である
。さらに、第１のＭ ＯＳ Ｆ Ｅ Ｔ２３１および２
３２のそれぞれのゲート・ソース間に各対応してそれぞ
れのドレイン・ソース間が接続され、それぞれのゲート
電位が各対応して第１のＭＯＳＦＥＴ２３１および２３
２のドレイン電圧により制御される第２のＭＯＳＦＥＴ
２７１および２７２が設けられている。
るソリッド・ステート・リレー回路を示しており、スイ
ッチ素子として逆直列接続された２個のパワーＭＯ３Ｆ
ＥＴが使用されている。即ち、第２図（ａ）において、
２１および２２は主回路の交流電源および負荷、２３１
および２３２は逆直列接続されてなる第１のＭＯＳＦＥ
Ｔであって、主回路に負荷電流制御用のスイッチ素子と
して挿入されている。４および５および６は前記したよ
うな発光素子および光起電力素子および放電回路である
。さらに、第１のＭ ＯＳ Ｆ Ｅ Ｔ２３１および２
３２のそれぞれのゲート・ソース間に各対応してそれぞ
れのドレイン・ソース間が接続され、それぞれのゲート
電位が各対応して第１のＭＯＳＦＥＴ２３１および２３
２のドレイン電圧により制御される第２のＭＯＳＦＥＴ
２７１および２７２が設けられている。
この第２図（ａ）の回路の動作を第２図（ｂ）に示して
おり、この動作は前述した第１図（ａ）の回路の動作と
ほぼ同様であるので、その説明を省略する。
おり、この動作は前述した第１図（ａ）の回路の動作と
ほぼ同様であるので、その説明を省略する。
［発明の効果］
上述し、たように本発明のソリッド・ステート・リレー
によれば、簡単な回路構成からなる零ボルトスイッチ機
能を有し、スイッチ素子用のパワ−ＭＯＳＦＥＴがター
ンオンする時に発生するノイズを低減することができ、
ラジオ障害や制御対象となる負荷への悪影響を低減する
ことができる。
によれば、簡単な回路構成からなる零ボルトスイッチ機
能を有し、スイッチ素子用のパワ−ＭＯＳＦＥＴがター
ンオンする時に発生するノイズを低減することができ、
ラジオ障害や制御対象となる負荷への悪影響を低減する
ことができる。
【図面の簡単な説明】
第１図（ａ）は本発明のソリッド・ステート・リレーの
一実施例を示す回路図、第１図（ｂ）は同図（ａ）の回
路の動作を示す波形図、第２図（ａ）は本発明のソリッ
ド・ステート・リレーの他の実施例を示す回路図、第２
図（ｂ）は同図（ａ）の回路の動作を示す波形図、第３
図（ａ）および第４図（ａ）は従来のソリッド・ステー
ト・リレーを示す回路図、第３図（ｂ）および第４図（
ｂ）は各対応して第３図（ａ）および第４図（ａ）の回
路の動作を示す波形図である。 １・・・直流（脈Ｅｔ）電源、２．２２・・・負荷、３
．２３１．２３２・・・第１のＭＯＳＦＥＴ、４・・・
発光素子、５・・・光起電力素子、６・・・放電回路、
７．２７１．２７２・・・第２のＭＯＳＦＥＴ、２１・
・・交流電源。 出願人代理人 弁理士 鈴江武彦
一実施例を示す回路図、第１図（ｂ）は同図（ａ）の回
路の動作を示す波形図、第２図（ａ）は本発明のソリッ
ド・ステート・リレーの他の実施例を示す回路図、第２
図（ｂ）は同図（ａ）の回路の動作を示す波形図、第３
図（ａ）および第４図（ａ）は従来のソリッド・ステー
ト・リレーを示す回路図、第３図（ｂ）および第４図（
ｂ）は各対応して第３図（ａ）および第４図（ａ）の回
路の動作を示す波形図である。 １・・・直流（脈Ｅｔ）電源、２．２２・・・負荷、３
．２３１．２３２・・・第１のＭＯＳＦＥＴ、４・・・
発光素子、５・・・光起電力素子、６・・・放電回路、
７．２７１．２７２・・・第２のＭＯＳＦＥＴ、２１・
・・交流電源。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）主回路に負荷電流制御用のスイッチ素子として挿
入された少なくとも１個の第１のＭＯＳＦＥＴと、 電流入力により発光駆動される発光素子と、前記第１の
ＭＯＳＦＥＴのゲート・ソース間に接続され、前記発光
素子の発光出力を受けて電圧を発生し、前記第１のＭＯ
ＳＦＥＴを駆動制御する光起電力素子と、 前記第１のＭＯＳＦＥＴのゲート・ソース間にドレイン
・ソース間が接続され、そのゲート電位が前記第１のＭ
ＯＳＦＥＴのドレイン電圧により制御される第２のＭＯ
ＳＦＥＴとを具備することを特徴とするソリッド・ステ
ート・リレー。 - （２）交流用の主回路に負荷電流制御用のスイッチ素子
として挿入され、逆直列接続された２個の第１のＭＯＳ
ＦＥＴと、 電流入力により発光駆動される発光素子と、前記２個の
第１のＭＯＳＦＥＴのそれぞれのゲート・ソース間に共
通に接続され、前記発光素子の発光出力を受けて電圧を
発生し、前記２個の第１のＭＯＳＦＥＴを駆動制御する
光起電力素子と、前記２個の第１のＭＯＳＦＥＴのそれ
ぞれのゲート・ソース間に各対応してそれぞれのドレイ
ン・ソース間が接続され、それぞれのゲート電位が各対
応して前記２個の第１のＭＯＳＦＥＴのドレイン電圧に
より制御される２個の第２のＭＯＳＦＥＴと を具備することを特徴とするソリッド・ステート・リレ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249388A JPH0297113A (ja) | 1988-10-03 | 1988-10-03 | ソリッド・ステート・リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249388A JPH0297113A (ja) | 1988-10-03 | 1988-10-03 | ソリッド・ステート・リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0297113A true JPH0297113A (ja) | 1990-04-09 |
Family
ID=17192258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249388A Pending JPH0297113A (ja) | 1988-10-03 | 1988-10-03 | ソリッド・ステート・リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0297113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009093285A1 (ja) * | 2008-01-24 | 2009-07-30 | Hitachi, Ltd. | プラズマディスプレイ装置およびプラズマディスプレイ装置の制御方法 |
-
1988
- 1988-10-03 JP JP63249388A patent/JPH0297113A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009093285A1 (ja) * | 2008-01-24 | 2009-07-30 | Hitachi, Ltd. | プラズマディスプレイ装置およびプラズマディスプレイ装置の制御方法 |
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