JPS632422A

JPS632422A - ソリツドステ−トリレ−

Info

Publication number: JPS632422A
Application number: JP61145697A
Authority: JP
Inventors: Kenji Ogawa; 小川　憲治; Tetsuo Yoshino; 吉野　哲夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-06-21
Filing date: 1986-06-21
Publication date: 1988-01-07
Anticipated expiration: 2011-08-07
Also published as: JP2522249B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はソリッドステートリレーに関するものであり、
更に詳述するならば、光カップラー形式のソリッドステ
ートリレーに関するものである。

従来の技術従来、この種のエンハンスメント形ＭＯ３ＦＥＴを用い
たソリッドステートリレーの基本的な構成を第１１図に
示す。第１１図に示すように、入力端子１−１間に印加
された電圧により発光ダイオードを点灯させる。その結
果、この光を受ける直列接続フォトダイオードからなる
光起電力素子の両端に光起電力が発生し、出力素子であ
るＭＯ３ＦＥＴ２２のゲート電極２３及びバックゲート
電極２０に、この光起電力による電圧が印加されること
によりＭＯ３ＦＥＴ２２がオンして、出力端子７に接続
された負荷回路を閉じることになる。

なお、抵抗２１は、発光ダイオード２が消灯したことに
より、光起電力素子から電圧が発生しなくなった場合、
速やかにＭＯ３ＦＥＴ２２のゲート電極２３およびバッ
クゲート電極２０の間に蓄積した電荷が放電するための
放電径路を形成するものである。これにより、ＭＯ３Ｆ
ＥＴ２２は、オフして出力端子７に接続した負荷回路は
、開放されることになる。

以上が最も基本的なこの種のエンハンスメント形ＭＯ３
ＦＥＴを用いたソリッドステートリレーの構成例である
が、通常は実使用に耐えるよう、放電回路を中心に改良
が施されている。

このような実際のソリッドステートリレーの構成例を第
１２図に示して、説明する。

上記の場合と同様、入力端子１−１間に印加された電圧
により発光ダイオード２が点灯し、この発生した光によ
り光起電力素子３に起電力が発生する。この起電力によ
る電圧が、逆直列に接続されたエンハンスメント形ＤＯ
ＭＯ３ＦＥＴ４のゲート電極５及びソース電極６の間に
印加され、０ＭＯ３ＦＥＴ４がオンして、ドレイン電極
１３−１３間に接続された出力端子７に接続して負荷回
路が閉じられる。

一方、ゲート電極５とソース電極６に接続されたテ°イ
プレッション形ＭＯ３ＦＥＴ　（ＪＦＥＴでも同じであ
る）２６は、同様に発光ダイオード２が発する光を受け
る光起電力素子２５から発生する光起電力による電圧が
ゲート２７に印加されるため、オフ状態となる。

従って、出力用のエンハンスメント形ＤＭＯＳＦＥＴ４
のゲート電極５およびソース電極６間のインピーダンス
が非常に高くなり、光起電力素子３で発生した電圧が、
そのまま損失を生じないで印加される。それ故、第１１
図の基本回路の場合の様に抵抗２１が接続されている場
合に比べて、出力用のエンハンスメント形Ｄ　Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　４−ｂ＜オンするのに要する時間が短縮
される。

−方、入力端子１に印加される電圧が無くなり、発光ダ
イオード２が消灯した場合、光起電力素子３及び２５が
発生する電圧は無くなる。この時、光起電力素子２５の
端子間に接続された抵抗２４によりデイプレッション形
ＭＯ３ＦＥＴ２６のゲート部分の電荷が放電され、デイ
プ５７シヨン形ＭＯ３ＦＥＴ２６がオンする。これによ
り、出力用のＤ　Ｍ　０３ＦＥＴ４のゲート５の部分の
電荷が放電され０ＭＯ３ＦＥＴ４がオフし、負荷回路が
開かれる。

デイプレッション型ＭＯ３ＦＥＴ２６のオン抵抗は第１
１図の基本回路の放電用抵抗２１に比べ大幅に小さいた
め、０ＭＯ３ＦＥＴ４がオフするのに要する時間も短縮
される。

第１３図に、従来のソリッドステートリレーで放電回路
にＪＦＥＴを用した場合のオフ時の波形を示す。ＪＦＥ
Ｔについては、前にも述べた様にデイプレッション形Ｍ
Ｏ３ＦＥＴと同じと考えられるため、回路特性も同様で
ある。オフ時間は６００μ秒程度である。

発明が解決しようとする問題点以上述べてきたように、この種のソリッドステートリレ
ーは、ある程度の改良がなされることにより実用化され
てきているが、以下に述べる様なさまざまの欠点を有し
ている。

まず、第１２図の構成例において放電用の素子として、
デイプレッション形ＭＯ３ＦＥＴを用いているが、この
動作を検討すると次の様な問題点が存在する。

まず入力端子に電圧が印加されていない状態では光起電
力素子２５に電圧が発生しないためデイプレッション形
ＭＯ３ＦＥＴ２６はオンしている。この状態で入力端子
１−１開に電圧が印加されると、光起電力素子３及び２
５に起電力が発生するが、デイプレッション形ＭＯ３Ｆ
ＥＴ２６がオン状態のため、光起電力素子３の電圧は、
迅速に立ち上がることができない。

光起電力２５は、抵抗２４に電流を流しながら、デイプ
レッション形ＭＯ３ＦＥＴ２６のゲート２７に電荷を蓄
積する。デイプレッション形ＭＯ３ＦＥＴ２６のゲート
２７は見かけ上コンデンサとなるため、光起電力素子２
５は電荷をゲート２７に蓄積しながら、ゲートのコンデ
ンサー容量と光起電力素子２５の内部抵抗及び抵抗２４
で決まる時定数により電圧を上昇させる。従って、起電
力素子２５の電圧がデイプレッション形ＭＯ３ＦＥＴ２
６のスレッシュホールド電圧を越えて、デイプレッショ
ン形Ｍ　ＯＳ　Ｆ　ＥＴ２６がオフするまで、必ず遅延
が生ずる。

また、出力用ＤＭＯＳＦＥＴ４がオフする際にも同様に
、デイプレッション形ＭＯ３ＦＥＴ２６＋１７）ゲート
部分に蓄積された電荷が抵抗２４を通じて放電され、ス
レッシュホールド電圧以下にならなければデイプレッシ
ョン形ＭＯ３ＦＥＴ２６がオンしないため、やはり遅延
が生ずる。

このように第１２図の構成例では、本質的に動作の遅延
を生ずる要因が存在するため高速化には限界がある。

また、抵抗２４は、上記のように出力用ＤＭＯＳＦＥＴ
４のオン時間を早くするためには高抵抗であることが望
ましく、逆に、オフ時間を早くするためには低抵抗であ
ることが必要となり、矛盾した要求が存在する。このた
め、結局、中間的な抵抗値となるため、動作遅延の要因
を取り除くことができない。

以上の問題点の他に、第１２図の構成では、デイプレッ
ション形ＭＯ３ＦＥＴを駆動するためにだけ光起電力素
子２５を必要とし、出力用ＤＭＯＳＦＥＴ４の駆動のた
めには直接は役立たない。このため第１２図の構成に比
べ光起電力素子が余分に必要となり、コスト高の要因と
なる。

問題点を解決するための手段本発明は、上記問題点を解決するため、出力用ＤＭＯＳ
ＦＥＴのゲート電荷の放電回路にサイリスタを用い、更
に、そのサイリスタの駆動にダイオードあるいはフォト
トランジスタを設ける。

実施例以下、添付図面を参照して、本発明によるソリッドステ
ー）　ＩＪシレー実施例を説明する。

第１図は、本発明の第１の実施例を示す回路図である。

入力端子１−１間に印加された電圧により、発光ダイオ
ード２が点灯し、この発生した光により光起電力素子３
に起電力が発生する。そして、サイリスタ８の両端が、
それぞれダイオード１１及び１２を介して光起電力素子
３の両端に接続されている。更に、光起電力素子３のア
ノードとダイオード１１のアノードとの接続点に、サイ
リスタ８のＮ極ゲートが接続され、光起電力素子３のカ
ソードとダイオード１２のカソードとの接続点に、サイ
リスタ８のＰ極ゲートが接続されている。

そして、サイリスタ８のアノードとカソードとが、それ
ぞれ、玉ンハンスメント形ＤＯＭＯ３ＦＥＴ４のゲート
電極５及びソース電極６に接続され、ＤＭＯＳＦＥＴ４
がオンして、ドレイン電極１３−１３間に接続された出
力端子７に接続して負荷回路が閉じられる。

以上のソリッドステートリレー回路において、第１２図
の場合のデイプレッション形ＭＯ３ＦＥＴ２６の代わり
に、サイリスタ８を用いているため、最初に点灯した状
態においてもサイリスタはオフ状態であり、抵抗値が極
めて高いため、光起電力素子３で発生した起電力による
電荷はダイオード１１．１２を通って出力用ＤＭＯＳＦ
ＥＴ４のゲート５にただちに印加される。

このように、光起電力素子３からの電流がダイオード１
１．１２のアノード側からカソード側にながれるため、
サイリスタ８のＮ極ゲート、Ｐ極ゲート１０のいずれも
強く逆にバイアスされる。従って、外部からのノイズ等
にたいしても、十分安定しており、誤動作してサイリス
タ８がオンすることはない。

次に、入力端子１に印加されていた電圧が無くなり、発
光ダイオードが消灯した場合、光起電力３の発生電圧は
なくなるが、ダイオード１１．１２およびサイリスタ８
により出力用エンハンスメントＤＭＯＳＦＥＴ４のゲー
ト電圧は、そのまま保たれている。この状態で光起電力
素子では自己放電により電圧が低下する。この電圧低下
により、まずダイオード１１．１２がオフ状態になる。

このためサイリスタ８のＮ極ゲート、Ｐ極ゲートのイン
ピーダンスがきわめて高くなり、極く僅かの電流でサイ
リスタ８がオンするようになる。更に、電圧が低下する
とＮ極ゲートあるいはＰ極ゲートが順方向にバイアスさ
れる。ゲートの感度がきわめて高いため、光起電力素子
のわずかな自己放電電流でも容易にサイリスタ８はオン
する。

サイリスタ８は自己保持特性を持つため、−度オンする
と、アノード、カソード間の電位が１ｖ程度に下がるま
でオン状態を保つ。このため、出力用エンハンスメント
ＤＭＯＳＦＥＴ４のゲート５に蓄積された電荷は、サイ
リスタ８を通って速やか放電されＤ！０８ＦＥＴ４はオ
フする。

実際の放電特性について調べると以下の様になる。まず
光起電力素子の放電特性の例として、第２図に光起電力
素子の一定の入射光に対する出力電流対出力電圧特性を
示し、また第３図に電圧に対する導通電流特性を示す。

第２図及び第３図から、最大９．６７　Ｖに達していた
光起電力素子が、自己放電により約８Ｖ程度（ダイオー
ドオンＮ電圧の２倍と、サイリスタのゲートを順方向に
バイアスする電圧を足したものを９．６７　Ｖから引い
た値）まで下がる時間を求めると第３図より、この間に
導電電流は約４．４μＡから約０．２５μＡまで対数的
に減少し、−方、容量は約３ｐＦであるので、約７．７
μ秒で８Ｖ程度まで減少する。

第１の実施例の実際のオフ時の動作波形を第４図に示す
。ここでは人力がオフしてから約１６０　μ秒で出力が
オフしている。このオフ時間には前に述べた、光起電力
素子３の自己放電時間以外にサイリスタ８のオン時間、
出力用エンハンスメントＤＭＯＳＦＥＴ４のゲート放電
時間及びオフ時間等がふくまれており、光起電力素子の
自己放電時間に比べ、大幅に遅くなっているが、それで
も第１３図に示した従来までの放電回路によるオフ時間
に比べると、約４倍程度高速化されているのが判る。

第５図は本発明の第２の実施例を示す回路図である。第
１の実施例から、Ｎ極ゲートに接続されていたダイオー
ドを除き、サイリスタのアノードと光起電力のアノード
とを直接接続し、Ｎ極ゲートは高インピーダンスの状態
にした。従って、第２の実施例では、人力の有無により
第一の実施例と同様に、サイリスタのＰ極ゲートが、逆
バイアスと高インピーダンスの状態との間を変化し、サ
イリスタをオン、オフさせる。−方、Ｎ極ゲートが常時
高インピーダンス状態にあるため、第１の実施例に比べ
ればノイズに弱くなるが、その代わり、ダイオードのオ
ン電圧による電圧ロスは無くなる。

第６図は、本発明の第３の実施例を示す回路図である。

第１の＊絶倒から、Ｐ極ゲートに接続されていたダイオ
ードを除き、サイリスタのカソードと、光起電力素子の
カソードを直接接続し、Ｐ極ゲートは高インピーダンス
の状態にしたものである。動作原理、回路の特徴等は、
Ｐ極ゲートがＮ極ゲートに変わっただけで第２の実施例
と同様である。

第７図は、本発明の第４の実施例を示すものである。第
１の実施例でのダイオード１１．１２をＮＰＮフォトト
ランジスタ１５．１６に置き変えたものである。ダイオ
ードのアノードをフォトトランジスタのコレクターに、
またカソードを、エミッタに置き変えて接続しである。

フォトダイオードのべ−スには、光起電力素子３と同様
に、発光ダイオード２の光が照射するようにする。

この回路では、フォトトランジスタ１５．１６が発光ダ
イオード２の光によりオンする。この回路の特徴は、フ
ォトトランジスタのオン電圧が、ダイオードよりかなり
低く、はぼ短路状態になる点である。このため、第一の
実施例に比べ、Ｎゲート、Ｐゲートの逆バイアスが弱く
、ノイズには若干弱くなる。その代り、オン電圧が低い
ため、オン電圧によるロスは低減できる。

オフ時には、第１の実施例と同様に、フォトトランジス
タがオフすることにより、Ｎゲート及びＰゲートが高イ
ンピーダンスになり、サイリスタがオンする。その際、
フォトトランジスタがオフするまでに、ベースのキャリ
アの消滅時間がはいるため、オフ時間は、若干のびる傾
向にある。なおフォトトランジスタはＰＮＰ形を用いて
も逆に接続すれば同様である。

第８図は、本発明の第５の実施例を示すものであり、第
４の実施例において、Ｎ極ゲートに接続されていたフォ
トトランジスタを除き、サイリスタのアノードと光起電
素子のアノードとを直接接続し、Ｎ極ゲートは高インピ
ーダンスの状態にしたものである。第４の実施例と同様
に、Ｐ極ゲートのフォトトランジスタが発光ダイオード
の光の有無により、オン、オフすることによりサイリス
タがオフ、オンすることになる。第４の実施例に比ベフ
ォトトランジスタがへるため、その分チップ面積が減少
するがノイズにはさらに弱くなる。

第９図は、本発明の第６の実施例を示すものである。第
４の実施例からＰ極ゲートに接続されていたフォトトラ
ンジスタを除き、サイリスタのカソードと光起電力素子
のカソードを直接接続し、Ｐ極ゲートは、高インピーダ
ンスの状態にしたものである。動作原理、回路の特徴等
は、Ｐ極ゲートがＮ極ゲートに変わっただけで、第４の
実施例と同様である。

次に、本回路の回路を集積化した場合の実施例を図面を
参照して説明する。第１０図は、本発明の第１の実施例
の回路を集積化した場合の一部の回路の断面を示す断面
図である。光起電力素子３、サイリスタ８、ダイオード
ＩＬ　１２は、それぞれ二酸化シリコン層１８により多
結晶シリコン基板１９から絶縁分離して形成された単結
晶領域１７に形成されている。各単結晶領域１７は、二
酸化シリコン層１８により多結晶シリコン基板１９から
絶縁分離さているので、光起電力素子で発生する電荷が
基板１９にリークすることなく有効に作用する。

出力用エンハンスメントＤＭＯＳＦＥＴについては、負
荷の種類が多い時は別構成にできる。このように構成し
た場合、集積回路を構成する素子がすべてバイポーラプ
ロセスで製造可能となるため、製造上有利である。

また、単結晶領域が化合物半導体の場合、発光ダイオー
ドを含む全回路素子を上記と同様の構成で集積化可能で
ある。基板については、多結晶シリコン以外にアルミナ
、サファイア、ガラス等の基板を用いても同様である。

なお、上記の実施例においては、出力用素子はすべてエ
ンハンスメント形ＤＭＯＳＦＥＴの場合についてのみ説
明を行なったが、同様な動作を行なう池のＪＦＥＴ及び
ＭＯＳＦＥＴ等についても同様な効果が得られることは
言うまでもない。また、デイプレッション形のＦＥＴに
ついても、ゲートとソースに印加する電圧を逆転させる
だけで、ノーマルクローズ形のソリッドステートリレー
を容易に構成できる。

発明の詳細な説明したように、本発明によるソリッドステートリレ
ーは、サイリスタと、ダイオードあるいはフォトトラン
ジスタと、光起電力素子とを組合せることにより、高速
で動作し、かつ低価格で実現できる。

【図面の簡単な説明】

第１図は、本発明のソリッドステートの回路の、第１の
実施例を示す回路図である。第２図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子の発生電圧と出力電流の特性
を示す特性図である。第３図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子に外部から電圧を印加した（
但し光起電力素子には光は当っていない）場合の、印加
電圧と導電電流の特性を示す特性図である。第４図は、本発明のソリッドステートリレーの第１の実
施例におけるオフ時の波形を示す図である。第５図は、本発明のソリッドステートリレーの第２の実
施例を示す回路図である。第６図は、本発明のソリッドステートリレーの第３の実
施例を示す回路図である。第７図は、本発明のソリッドステートリレーの第４の実
施例を示す回路図である。第８図は、本発明のソリッドステートリレーの第５の実
施例を示す回路図である。第９図は、本発明のソリッドステートリレーの第６の実
施例を示す回路図である。第１０図は、本発明のソリッドステートリレーの第１の
実施例の回路を集積化した場合の集積回路の一部の断面
を示す断面図である。第１１図は、従来のソリッドステートリレーの基本的な
回路を示す回路図である。第１２図は、従来の回路によるソリッドステートリレー
を示す回路図である。第１３図は、第１２図で示した従来のソリッドステート
リレーの○ｔＦ時の波形を示す図である。（主な参照番号）１・・入力端子　　２・・発光ダイオード３・・光起電
力素子４・・エンハンスメント形ＤＭＯＳＦＥＴ５・・エンハ
ンスメント形ＤＭＯＳＦＥＴのゲート６・・エンハンスメントｆｆｉＤＭＯＳＦＥＴのソース７・・出力端子　　　８・・サイリスタ９・・サイリス
タのＮ極ゲート１０・・サイリスタのＰ極ゲート１１．１２・　・ダイオード、１３・・エンハンスメント形ＤＭＯＳＦＥＴのドレイン１５．１６・・フォトトランジスタ１７・・単結晶層　　１８・・二酸化シリコン層１９・
・多結晶シリコン層２０・・ＭＯＳＦＥＴのバックゲート２１・・抵抗２２・・エンハンスメントＩＭＯ３ＦＥＴ２３・・エン
ハンスメント形ＭＯ３ＦＥＴのゲート

Claims

【特許請求の範囲】

（１）半導体発光素子と、該発光素子からの光により起
電力を発生する光起電力素子と、該光起電力素子から発
生する電圧がゲートに印加されることによって導通状態
になる電界効界形トランジスタとを具備し、電界効界形
トランジスタが、スイッチング素子として、負荷回路の
開閉を行なうソリッドステッドリレーにおいて、該電界
効界形トランジスタのゲート電極にアノード電極が接続
され、またバックゲート電極にカソード電極が接続され
たサイリスタを有し、且つ、該サイリスタのＮ極ゲート
が、該光起電力素子のアノード電極に接続され、または
、該サイリスタのＰ極ゲートが該光起電力素子のカソー
ド電極に接続されていることを特徴とするソリッドステ
ートリレー。
（２）前記光起電力素子はフォトダイオードの従続接続
より成ることを特徴とする特許請求の範囲第１項記載の
ソリッドステートリレー。
（３）前記サイリスタのＮ極ゲートが、該光起電力素子
のアノード電極に接続され、かつ該サイリスタのＰ極ゲ
ートが該光起電力素子のカソード電極に接続され、かつ
該サイリスタのＮ極ゲートにアノード電極が接続され、
かつ該サイリスタのアノード電極にカノード電極が接続
された第１のダイオードと、該サイリスタのＰ極ゲート
にカソード電極が接続され、かつ該サイリスタのカソー
ド電極がアノード電極が接続された第２のダイオードと
を有することを特徴とする特許請求の範囲第１項または
第２項記載のソリッドステートリレー。
（４）前記サイリスタのＮ極ゲートが、該光起電力素子
のアノード電極に接続され、かつ該サイリスタのＮ極ゲ
ートにアノード電極が接続され、かつ該サイリスタのア
ノード電極にカノード電極が接続されたダイオード有す
ることを特徴とする特許請求の範囲第１項または第２項
記載のソリッドステートリレー。
（５）前記サイリスタのＰ極ゲートが該光起電力素子の
カソード電極に接続され、かつ該サイリスタのＰ極ゲー
トにカソード電極が接続され、かつ該サイリスタのカソ
ード電極にアノード電極が接続されたダイオードとを有
することを特徴とする特許請求の範囲第１項または第２
項記載のソリッドステートリレー。
（６）前記サイリスタのＮ極ゲートが、該光起電力素子
のアノード電極に接続され、かつ該サイリスタのＰ極ゲ
ートが該光起電力素子のカソード電極に接続され、かつ
該サイリスタのＮ極ゲートにコレクタ電極が接続され、
かつ該サイリスタのアノード電極にエミッタ電極が接続
された第１のＮＰＮフォトトランジスタと、該サイリス
タのＰ極ゲートにコレクタ電極が接続され、かつ該サイ
リスタのカソード電極がエミッタ電極が接続された第２
のＮＰＮフォトトランジスタとを有し、該フォトトラン
ジスタと該光起電力素子を同一の半導体発光素子で駆動
することを特徴とする特許請求の範囲第１項または第２
項記載のソリッドステートリレー。
（７）前記サイリスタのＮ極ゲートが、該光起電力素子
のアノード電極に接続され、かつ該サイリスタのＮ極ゲ
ートにコレクタ電極が接続され、かつ該サイリスタのア
ノード電極にエミッタ電極が接続されたＮＰＮフォトト
ランジスタを有し、該フォトトランジスタと該光起電力
素子を同一の半導体発光素子で駆動することを特徴とす
る特許請求の範囲第１項または第２項記載のソリッドス
テートリレー。
（８）前記サイリスタのＰ極ゲートが該光起電力素子の
カソード電極に接続され、かつ該サイリスタのＰ極ゲー
トにコレクタ電極が接続され、かつ該サイリスタのカソ
ード電極がエミッタ電極が接続されたＮＰＮフォトトラ
ンジスタを有し、該フォトトランジスタと該光起電力素
子を同一の半導体発光素子で駆動することを特徴とする
特許請求の範囲第１項または第２項記載のソリッドステ
ートリレー。
（９）前記スイッチング素子は、ＤＭＯＳＦＥＴあるい
はＵＭＯＳＦＥＴで構成され、バックゲート電極をソー
ス電極とし、開閉する負荷回路をドレイン電極とソース
電極に接続したことを特徴とする特許請求の範囲第１項
から第８項までのいずれか１項記載のソリッドステート
リレー。
（１０）ＤＭＯＳＦＥＴあるいはＵＭＯＳＦＥＴを並列
的に接続し、各々のゲート電極及びソース電極を直接接
続し、各々のドレイン電極を負荷回路に接続するように
したことを特徴とする特許請求の範囲第９項記載のソリ
ッドステートリレー。
（１１）スイッチング素子及び半導体発光素子の両方あ
るいはいずれか一方を除いた残りの全ての素子を１チッ
プ上に集積したことを特徴とする特許請求の範囲第１項
から第１０項までのいずれか１項記載のソリッドステー
トリレー。
（１２）すべての素子を化合物半導体の１つのチップ上
に集積したことを特徴とする特許請求の範囲第１項から
第１１項までのいずれか１項記載のソリッドステートリ
レー。
（１３）少なくともサイリスタ及び光起電力素子は、酸
化物によって囲まれて、基板から島状に分離された複数
の単結晶領域を有する、多結晶シリコン、アルミナ、サ
ファイアあるいは池の多結晶化合物半導体基板上に集積
化されていることを特徴とする特許請求の範囲第１項か
ら第１２項までのいずれか１項記載のソリッドステート
リレー。