JPH0297121A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0297121A JPH0297121A JP63249221A JP24922188A JPH0297121A JP H0297121 A JPH0297121 A JP H0297121A JP 63249221 A JP63249221 A JP 63249221A JP 24922188 A JP24922188 A JP 24922188A JP H0297121 A JPH0297121 A JP H0297121A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- signal line
- data signal
- switches
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000006870 function Effects 0.000 abstract description 21
- 230000003068 static effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置、特にメモリ回路に関する
ものである。
ものである。
［従来の技術１
従来より、ワンチップマイクロコンピュータ等の半導体
集積回路には、大容量の記憶回路としてメモリ回路が用
いられているが、メモリ回路は機能的に、随時読み書き
のできるＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）と、読み出し専用に用いられるＲＯＭ（
Ｒｅａｄ ｏｎｌｙＭｅｍｏｒｙ）とに分けられる。
集積回路には、大容量の記憶回路としてメモリ回路が用
いられているが、メモリ回路は機能的に、随時読み書き
のできるＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）と、読み出し専用に用いられるＲＯＭ（
Ｒｅａｄ ｏｎｌｙＭｅｍｏｒｙ）とに分けられる。
まず、第２図に一時的なスタティックＲＡＭのメモリセ
ル回路を示す、第２図のメモリセル回路は、帰還ループ
を構成している２個のＭＯＳインバータ１１．１２と、
アドレス制御信号線１５と、アドレス制御信号により制
御される２個のＭＯＳＦＥＴ１３．１４、及びデータ信
号！１１６．１７から構成されている。書き込みの際は
、アドレス制御信号により選択されたメモリセルに、デ
−タ信号の状態がＭＯＳＦＥＴを介して書き込まれ、読
み出しの際は、逆に、アドレス制御信号により選択され
たメモリセルの保持していた状態が、ＭＯＳＦＥＴを介
してデータ信号線に出力される。
ル回路を示す、第２図のメモリセル回路は、帰還ループ
を構成している２個のＭＯＳインバータ１１．１２と、
アドレス制御信号線１５と、アドレス制御信号により制
御される２個のＭＯＳＦＥＴ１３．１４、及びデータ信
号！１１６．１７から構成されている。書き込みの際は
、アドレス制御信号により選択されたメモリセルに、デ
−タ信号の状態がＭＯＳＦＥＴを介して書き込まれ、読
み出しの際は、逆に、アドレス制御信号により選択され
たメモリセルの保持していた状態が、ＭＯＳＦＥＴを介
してデータ信号線に出力される。
次に、第３図に一時的なマスクＲＯＭのメモリセル回路
を示す、第３図のメモリセル回路は、アドレス制御信号
線１９と、アドレス制御信号により制御されるＭＯＳＦ
Ｅ７１８、及びデータ信号線２０から構成されていて、
アドレス制御信号により選択された場合、ローレベルを
データ信号線に出力する。マスクＲＯＭはこのＭＯＳＦ
ＥＴの有・無により、固定データを記憶させるものであ
る。
を示す、第３図のメモリセル回路は、アドレス制御信号
線１９と、アドレス制御信号により制御されるＭＯＳＦ
Ｅ７１８、及びデータ信号線２０から構成されていて、
アドレス制御信号により選択された場合、ローレベルを
データ信号線に出力する。マスクＲＯＭはこのＭＯＳＦ
ＥＴの有・無により、固定データを記憶させるものであ
る。
以上より明らかなように、ＲＡＭとＲＯＭは機能が異な
るために、メモリセル回路も全く別々な構成をとってい
た。
るために、メモリセル回路も全く別々な構成をとってい
た。
〔発明が解決しようとする課題１
近年、半導体集積回路を開発するにあたり、納期の短縮
化が要求され、ゲートアレイ方式等のセミカスタム方式
が普及している。
化が要求され、ゲートアレイ方式等のセミカスタム方式
が普及している。
しかし、従来技術では、各半導体集積回路により必要と
されるメモリ回路の機能が異なるため、各メモリ回路の
共通な部分をあらかじめ設計、製造しておき、配線のみ
の変更による、メモリ回路の機能の変更は不可能であっ
た。
されるメモリ回路の機能が異なるため、各メモリ回路の
共通な部分をあらかじめ設計、製造しておき、配線のみ
の変更による、メモリ回路の機能の変更は不可能であっ
た。
そこで、本発明は、上記の問題点を解決し、ゲートアレ
イ方式等のセミカスタム方式における半導体集積回路の
開発期間を短縮し、さらには開発費用をより軽減するこ
とを目的とする。
イ方式等のセミカスタム方式における半導体集積回路の
開発期間を短縮し、さらには開発費用をより軽減するこ
とを目的とする。
〔課題を解決するための手段１
本発明の半導体集積回路装置は、第１のＮＯＲゲートの
出力を第２のＮＯＲゲートの第１の入力に接続するとと
もに、第１の制御信号線によって制御される第１のＭＯ
ＳＦＥＴを介して第１のデータ信号線に接続し、前記第
２のＮＯＲゲートの出力を前記第１のＮＯＲゲートの第
１の入力に接続するとともに、前記第１の制御信号線に
よって制御される第２のＭＯＳＦＥＴを介して第２のデ
ータ信号線に接続し、前記第１及び第２のＮＯＲゲート
の第２の入力に対して、該第１および第２のＮＯＲゲー
トの第１の入力と、第２の制御信号線とのいずれか一方
に接続できる手段を具備したことを特徴とする。
出力を第２のＮＯＲゲートの第１の入力に接続するとと
もに、第１の制御信号線によって制御される第１のＭＯ
ＳＦＥＴを介して第１のデータ信号線に接続し、前記第
２のＮＯＲゲートの出力を前記第１のＮＯＲゲートの第
１の入力に接続するとともに、前記第１の制御信号線に
よって制御される第２のＭＯＳＦＥＴを介して第２のデ
ータ信号線に接続し、前記第１及び第２のＮＯＲゲート
の第２の入力に対して、該第１および第２のＮＯＲゲー
トの第１の入力と、第２の制御信号線とのいずれか一方
に接続できる手段を具備したことを特徴とする。
ｒ実 施 例］
以下、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のメモリセル回路である。第１図
において、ｌ、２はＮＯＲゲート、３はメモリセルを選
択するためのアドレス制御信号線、４．５はアドレス制
御信号線によって制御されるＭＯＳＦＥＴ、６，７はメ
モリセルのデータ入出力のためのデータ信号線、８はメ
モリセルの機能を切り換えるための機能制御信号線、９
、ｌＯはＮＯＲゲートの第２の入力を、同ＮＯＲゲート
の第１の入力または、機能制御信号線に接続するための
手段であるスイッチで、本実施例では、例として、金属
配線等による切り換えスイッチを用いている。
は、本発明の一実施例のメモリセル回路である。第１図
において、ｌ、２はＮＯＲゲート、３はメモリセルを選
択するためのアドレス制御信号線、４．５はアドレス制
御信号線によって制御されるＭＯＳＦＥＴ、６，７はメ
モリセルのデータ入出力のためのデータ信号線、８はメ
モリセルの機能を切り換えるための機能制御信号線、９
、ｌＯはＮＯＲゲートの第２の入力を、同ＮＯＲゲート
の第１の入力または、機能制御信号線に接続するための
手段であるスイッチで、本実施例では、例として、金属
配線等による切り換えスイッチを用いている。
本実施例では、９．１０のスイッチが、■側か■側かの
状態にかかわらず、機能制御信号をローレベルにした場
合、第２図のスタティックＲＡＭのメモリセル回路と同
じ機能となる。
状態にかかわらず、機能制御信号をローレベルにした場
合、第２図のスタティックＲＡＭのメモリセル回路と同
じ機能となる。
次に、機能制御信号をハイレベルにした場合において、
９のスイッチを■側、１０のスイッチを■側とすること
により、アドレス制御信号により選択された場合、デー
タ信号線すにはローレベルが、データ信号線すにはハイ
レベルが出力される。逆に、９のスイッチが■側、ｌＯ
のスイッチが■側であれば、データ信号線すにはハイレ
ベルが、データ信号線すにはローレベルが出力される。
９のスイッチを■側、１０のスイッチを■側とすること
により、アドレス制御信号により選択された場合、デー
タ信号線すにはローレベルが、データ信号線すにはハイ
レベルが出力される。逆に、９のスイッチが■側、ｌＯ
のスイッチが■側であれば、データ信号線すにはハイレ
ベルが、データ信号線すにはローレベルが出力される。
これは、従来のマスクＲＯＭのメモリセルの機能と同等
である。
である。
［発明の効果〕
以上説明したように、本発明によると、スタティックＲ
ＡＭおよびマスクＲＯＭのメモリセルが、機能制御信号
およびスイッチの切り換えにより構成できるため、あら
かじめ本発明のセルを用いてメモリ回路を、各半導体集
積回路に共通な部分として設計、製造しておくことによ
り、必要なメモリ回路の機能の種類にかかわらず、使用
が可能となる。
ＡＭおよびマスクＲＯＭのメモリセルが、機能制御信号
およびスイッチの切り換えにより構成できるため、あら
かじめ本発明のセルを用いてメモリ回路を、各半導体集
積回路に共通な部分として設計、製造しておくことによ
り、必要なメモリ回路の機能の種類にかかわらず、使用
が可能となる。
また、このメモリ回路の一部分をスタティックＲＡＭと
して、他の部分をマスクＲＯＭとして用いることも可能
で、その割合は、機能制御信号により可変である。
して、他の部分をマスクＲＯＭとして用いることも可能
で、その割合は、機能制御信号により可変である。
さらに、このメモリ回路は時分割でＲＡＭとしても８０
Ｍとしても使用可能であるため、用途の自由度も大幅に
向上する。
Ｍとしても使用可能であるため、用途の自由度も大幅に
向上する。
以上述べたように、本発明は半導体集積回路の設計、製
造工数も大いに削減することにより、開発期間の短縮、
さらには開発費用の軽減に対して効果がある。
造工数も大いに削減することにより、開発期間の短縮、
さらには開発費用の軽減に対して効果がある。
なお、スイッチの切り換えは、マスク設計段階で行なう
ことも、また、スイッチをフローティングゲートＭＯ５
ＦＥＴを用いたプログラマブル素子とすることにより、
製造後にコンフィギユレーションすることも可能である
。
ことも、また、スイッチをフローティングゲートＭＯ５
ＦＥＴを用いたプログラマブル素子とすることにより、
製造後にコンフィギユレーションすることも可能である
。
第１図は本発明の一実施例の回路図、第２図は従来のス
タティックＲＡＭのメモリセル回路図。 第３図は、従来のマスクＲＯＭのメモリセル回路図であ
る。 １、２ ・ ・ ・ ・ ・ ３、１５、 ｌ ９ ・ ４、５、１３、 ｌ ｌ ６、 ｌ ７ ・ １０ ・ １２ ・ ・ ・Ｎ○Ｒゲート ・・アドレス制御信号線 ４．１８ ・・ＭＯＳＦＥＴ ・・データ信号線 ｂ ・・データ信号線 ｂ ・・機能制御信号線 ・ ・スイッチ ・・ＭＯＳインバータ 以上 出願人 セイコーエプソン株式会社
タティックＲＡＭのメモリセル回路図。 第３図は、従来のマスクＲＯＭのメモリセル回路図であ
る。 １、２ ・ ・ ・ ・ ・ ３、１５、 ｌ ９ ・ ４、５、１３、 ｌ ｌ ６、 ｌ ７ ・ １０ ・ １２ ・ ・ ・Ｎ○Ｒゲート ・・アドレス制御信号線 ４．１８ ・・ＭＯＳＦＥＴ ・・データ信号線 ｂ ・・データ信号線 ｂ ・・機能制御信号線 ・ ・スイッチ ・・ＭＯＳインバータ 以上 出願人 セイコーエプソン株式会社
Claims (1)
- ＭＯＳ集積回路において、第１のＮＯＲゲートの出力を
第２のＮＯＲゲートの第１の入力に接続するとともに、
第１の制御信号線によって制御される第１のＭＯＳＦＥ
Ｔを介して第１のデータ信号線に接続し、前記第２のＮ
ＯＲゲートの出力を前記第１のＮＯＲゲートの第１の入
力に接続するとともに、前記第１の制御信号線によって
制御される第２のＭＯＳＦＥＴを介して第２のデータ信
号線に接続し、前記第１及び第２のＮＯＲゲートの第２
の入力に対して、該第１及び第２のＮＯＲゲートの第１
の入力と、第２の制御信号線とのいずれか一方に接続で
きる手段を具備したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249221A JPH0297121A (ja) | 1988-10-03 | 1988-10-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249221A JPH0297121A (ja) | 1988-10-03 | 1988-10-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0297121A true JPH0297121A (ja) | 1990-04-09 |
Family
ID=17189719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249221A Pending JPH0297121A (ja) | 1988-10-03 | 1988-10-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0297121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412199U (ja) * | 1990-05-10 | 1992-01-31 |
-
1988
- 1988-10-03 JP JP63249221A patent/JPH0297121A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412199U (ja) * | 1990-05-10 | 1992-01-31 |
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