JPH0320903B2 - - Google Patents
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- Publication number
- JPH0320903B2 JPH0320903B2 JP55161630A JP16163080A JPH0320903B2 JP H0320903 B2 JPH0320903 B2 JP H0320903B2 JP 55161630 A JP55161630 A JP 55161630A JP 16163080 A JP16163080 A JP 16163080A JP H0320903 B2 JPH0320903 B2 JP H0320903B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- functions
- function
- memory cell
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、リードオンリメモリ（ROM）集積
回路に関する。本発明はリードオンリメモリ
（ROM）集積回路の外部入力端子、外部出力端
子、外部制御端子の切り換えおよび変更を、あら
かじめ機能変更可能な回路をもうけておき、前記
集積回路のメモリ・セル内にデータを書き込む方
法と同一の製造工程内で効率よくおこなうもので
ある。リードオンリメモリ（以後ROMと呼ぶ）
の代表的なものに、マスクプログラマブルROM
（以後マスクROMと呼ぶ）がある。マスクROM
は、ROMの内容の書き込みを、LSI製造に使う
一部のマスクパターンの変更によつておこなう方
式を用いたものである。この方式によつて書き込
まれるメモリ・セルのレイアウトを第１図に示
す。第１図のワード線、データ線はそれぞれポリ
シリコンおよびメタルで構成されている。メモリ
セルへのデータの書き込み方法は幾つかあるが、
第１図ＡのROMビツト・パターンは、チヤンネ
ルドープ層のマスクにより、拡散層へのチヤンネ
ルドープの有無により固定化（メモリ）されてい
る。第１図ＢのROMビツトパターンは、コンタ
クト層のマスクによりコンタクトホールの有無に
より固定化（メモリ）されている。この様にマス
クROMにおいては、メモリすべきデータを、
ROMの製造者がマスクパターンに変換して、メ
モリ・セルに書き込む方法がとられている。リソ
グラフイー法によつて製作されるマスクROMの
製造に必要なマスクは、ROMビツト・パターン
用マスクのほかに、別の工程に使用されるマスク
が11枚から15枚程度必要であり、それらを順番に
使用してマスクROMは製造される。ゆえにマス
クROM製造者は、メモリ・セルに書き込むデー
タ内容が異なる幾種類かのマスクROMを製作す
る場合は、マスクROMの使用者からデータを受
けてマスク・パターンに変換して、そのデータを
書き込む層のマスクのみを交換して、他の工程は
前回と同一マスクを使用して、マスクROMを製
造する。
回路に関する。本発明はリードオンリメモリ
（ROM）集積回路の外部入力端子、外部出力端
子、外部制御端子の切り換えおよび変更を、あら
かじめ機能変更可能な回路をもうけておき、前記
集積回路のメモリ・セル内にデータを書き込む方
法と同一の製造工程内で効率よくおこなうもので
ある。リードオンリメモリ（以後ROMと呼ぶ）
の代表的なものに、マスクプログラマブルROM
（以後マスクROMと呼ぶ）がある。マスクROM
は、ROMの内容の書き込みを、LSI製造に使う
一部のマスクパターンの変更によつておこなう方
式を用いたものである。この方式によつて書き込
まれるメモリ・セルのレイアウトを第１図に示
す。第１図のワード線、データ線はそれぞれポリ
シリコンおよびメタルで構成されている。メモリ
セルへのデータの書き込み方法は幾つかあるが、
第１図ＡのROMビツト・パターンは、チヤンネ
ルドープ層のマスクにより、拡散層へのチヤンネ
ルドープの有無により固定化（メモリ）されてい
る。第１図ＢのROMビツトパターンは、コンタ
クト層のマスクによりコンタクトホールの有無に
より固定化（メモリ）されている。この様にマス
クROMにおいては、メモリすべきデータを、
ROMの製造者がマスクパターンに変換して、メ
モリ・セルに書き込む方法がとられている。リソ
グラフイー法によつて製作されるマスクROMの
製造に必要なマスクは、ROMビツト・パターン
用マスクのほかに、別の工程に使用されるマスク
が11枚から15枚程度必要であり、それらを順番に
使用してマスクROMは製造される。ゆえにマス
クROM製造者は、メモリ・セルに書き込むデー
タ内容が異なる幾種類かのマスクROMを製作す
る場合は、マスクROMの使用者からデータを受
けてマスク・パターンに変換して、そのデータを
書き込む層のマスクのみを交換して、他の工程は
前回と同一マスクを使用して、マスクROMを製
造する。
第２図は、代表的なマスクROMのブロツク図
を示す。第２図Ａは、入力信号として１５，１６
のアドレス指定信号A0〜A11と、１７のチツプ選
択信号CSを持ち、４３の出力信号O1〜O8を持つ
ている。
を示す。第２図Ａは、入力信号として１５，１６
のアドレス指定信号A0〜A11と、１７のチツプ選
択信号CSを持ち、４３の出力信号O1〜O8を持つ
ている。
第２図Ｂは、入力信号として１５，１６のアド
レス指定信号A0〜A11と、１８，１９，２１のチ
ツプ選択信号CS１，CS２，を持ち、２０の出
力制御信号、４３の出力信号O1〜O8を持つて
いる。第２図のＢは、チツプ選択信号が２つと、
出力制御信号が１つ、第２図のＡよりも機能が増
加されている。第３図は、第２図ＡおよびＢがパ
ツケージされた状態の集積回路のピン配置の一部
を表わしている。第３図Ａの信号端子、２４の
A8，２５のA9，２６のCS，２７のA11は、第３
図Ｂの同一のピンでは、２８のCS1，２９の
CS2，３０のA9，３１のの機能の信号端子に
変更されている。
レス指定信号A0〜A11と、１８，１９，２１のチ
ツプ選択信号CS１，CS２，を持ち、２０の出
力制御信号、４３の出力信号O1〜O8を持つて
いる。第２図のＢは、チツプ選択信号が２つと、
出力制御信号が１つ、第２図のＡよりも機能が増
加されている。第３図は、第２図ＡおよびＢがパ
ツケージされた状態の集積回路のピン配置の一部
を表わしている。第３図Ａの信号端子、２４の
A8，２５のA9，２６のCS，２７のA11は、第３
図Ｂの同一のピンでは、２８のCS1，２９の
CS2，３０のA9，３１のの機能の信号端子に
変更されている。
この様な信号線の端子の機能や配置は、マスク
ROM使用者により異なり、従来は、第２図のＡ
とＢの２種類の機能を持つところの、第３図のＡ
とＢの２種類のピン配置があり、機能や配置変更
のたびごとに、全工程のマスクを変更するか、最
小限でもメタルマスクを変更する必要があり、変
更するマスク数が多く、マスクの作成時間と費用
がかかる欠点があつた。
ROM使用者により異なり、従来は、第２図のＡ
とＢの２種類の機能を持つところの、第３図のＡ
とＢの２種類のピン配置があり、機能や配置変更
のたびごとに、全工程のマスクを変更するか、最
小限でもメタルマスクを変更する必要があり、変
更するマスク数が多く、マスクの作成時間と費用
がかかる欠点があつた。
本発明は、かかる欠点を除くため、あらかじめ
別の機能を持つ回路や、別の機能と共用できる回
路をもうけておき、これをメモリの書き込みの
ROMビツト・パターンと同一層のマスク１枚
で、回路を断続して、機能や信号端子の配置を変
更するものである。すなわち、本発明の集積回路
は、製造時にマスクを用いてデータを書き込まれ
るメモリセルと、複数の機能から択一的に機能の
設定が可能な外部端子と、該外部端子に設定され
た機能に応じた信号処理をするように構成される
論理回路に使われるトランジスタ群とを備え、該
トランジスタ群は、複数の機能のうちの第１の機
能に応じた信号処理をする第１の論理回路を構成
する場合に使われる第１のトランジスタ群と、前
記第１の論理回路を構成する場合又は前記複数の
機能のうちの第２の機能に応じた信号処理をする
第２の論理回路を構成する場合に共通に使われる
第２のトランジスタ群とを含み、前記メモリセル
へのデータ書き込み用の前記マスクを用いて、前
記トランジスタ群内に選択的な接続配線を形成す
ることにより前記外部端子に設定する機能に応じ
た信号処理をする論理回路を選択的に構成し、前
記外部端子に前記複数の機能のうちの１つの機能
を設定してなることを特徴とする。特にマスク
ROMの製造においては、使用者から、メモリへ
書き込むデータを受けてマスクパターンに変換す
るので、これと同一層のマスクで、信号の機能や
配置の切り換えや変更をおこなえば、１枚のマス
クで、メモリ内容の書き込みと、使用者から要求
される機能が得られ、効率が良い。
別の機能を持つ回路や、別の機能と共用できる回
路をもうけておき、これをメモリの書き込みの
ROMビツト・パターンと同一層のマスク１枚
で、回路を断続して、機能や信号端子の配置を変
更するものである。すなわち、本発明の集積回路
は、製造時にマスクを用いてデータを書き込まれ
るメモリセルと、複数の機能から択一的に機能の
設定が可能な外部端子と、該外部端子に設定され
た機能に応じた信号処理をするように構成される
論理回路に使われるトランジスタ群とを備え、該
トランジスタ群は、複数の機能のうちの第１の機
能に応じた信号処理をする第１の論理回路を構成
する場合に使われる第１のトランジスタ群と、前
記第１の論理回路を構成する場合又は前記複数の
機能のうちの第２の機能に応じた信号処理をする
第２の論理回路を構成する場合に共通に使われる
第２のトランジスタ群とを含み、前記メモリセル
へのデータ書き込み用の前記マスクを用いて、前
記トランジスタ群内に選択的な接続配線を形成す
ることにより前記外部端子に設定する機能に応じ
た信号処理をする論理回路を選択的に構成し、前
記外部端子に前記複数の機能のうちの１つの機能
を設定してなることを特徴とする。特にマスク
ROMの製造においては、使用者から、メモリへ
書き込むデータを受けてマスクパターンに変換す
るので、これと同一層のマスクで、信号の機能や
配置の切り換えや変更をおこなえば、１枚のマス
クで、メモリ内容の書き込みと、使用者から要求
される機能が得られ、効率が良い。
第４図は、本発明の１つの使用例である。第４
図は、第２図のＡとＢのブロツク図を共有して、
共通に使用できる回路を表わしている。第４図の
実線による接続は、第２図のＡの機能に相当す
る。第４図の実線に、破線の部分を接続すると、
第２図のＢの機能を持つ回路となる。第４図の
ａ，ｂの部分は、第２図Ｂの１８，１９のチツプ
選択信号回路にあたり、あらかじめ別機能を持つ
回路である。第４図のＣの部分は、第２図Ａの場
合には、１７のチツプセレクト信号CS回路とな
り、第２図Ｂの場合は、２０の出力制御信号
回路となり、別機能を持たせるのに、共通に使用
できるトランジスタ群を持つ回路となつている。
すなわち、第４図Ｃにおいて実線で接続されるト
ランジスタ群はCSとの２つの機能に共通して
使われ、破線で接続されるトランジスタ群は
の機能に使われる。第４図のｅの部分は第２図の
Ａの場合には、２１のアドレス信号A11回路とな
り、第２図Ｂの場合は、入力制御信号回路と
なり、共通トランジスタ群を持つ回路となつてい
る。
図は、第２図のＡとＢのブロツク図を共有して、
共通に使用できる回路を表わしている。第４図の
実線による接続は、第２図のＡの機能に相当す
る。第４図の実線に、破線の部分を接続すると、
第２図のＢの機能を持つ回路となる。第４図の
ａ，ｂの部分は、第２図Ｂの１８，１９のチツプ
選択信号回路にあたり、あらかじめ別機能を持つ
回路である。第４図のＣの部分は、第２図Ａの場
合には、１７のチツプセレクト信号CS回路とな
り、第２図Ｂの場合は、２０の出力制御信号
回路となり、別機能を持たせるのに、共通に使用
できるトランジスタ群を持つ回路となつている。
すなわち、第４図Ｃにおいて実線で接続されるト
ランジスタ群はCSとの２つの機能に共通して
使われ、破線で接続されるトランジスタ群は
の機能に使われる。第４図のｅの部分は第２図の
Ａの場合には、２１のアドレス信号A11回路とな
り、第２図Ｂの場合は、入力制御信号回路と
なり、共通トランジスタ群を持つ回路となつてい
る。
この様な機能の切り換え、変更を、メモリへ書
き込むROMビツト・パターンと同一層のマスク
でおこなう場合の１つの例を第５図に示す。
き込むROMビツト・パターンと同一層のマスク
でおこなう場合の１つの例を第５図に示す。
第５図は、回路の切り換え、接続が、第１図の
Ｂで示されたメモリ・セルへの書き込みと同一層
のコンタクト層によるものである。第５図の３
３，３４，３５はトランジスタを形成するポリシ
リコンである。第５図の３６，４２は、メタルの
配線部分である。第５図の３７は、拡散層であ
る。第５図の３８，３９，４０，４１は、コンタ
クト層を表わしている。３８のコンタクト層を形
成すると、３３のポリシリコンと、３６のメタル
が導通になり配線が接続される。さらに、３９，
４０のコンタクト層が入ると、３７の拡散と、３
６のメタルが導通となり配線が接続となり、回路
が構成される。逆に、４１のコンタクト層が無い
場合は３４，３５のポリシリコンと４２のメタル
は非導通となり、配線は切断される。この様な配
線の断続は、コンタクト層だけでなく、第１図Ａ
の５のチヤンネルドープでも可能である。
Ｂで示されたメモリ・セルへの書き込みと同一層
のコンタクト層によるものである。第５図の３
３，３４，３５はトランジスタを形成するポリシ
リコンである。第５図の３６，４２は、メタルの
配線部分である。第５図の３７は、拡散層であ
る。第５図の３８，３９，４０，４１は、コンタ
クト層を表わしている。３８のコンタクト層を形
成すると、３３のポリシリコンと、３６のメタル
が導通になり配線が接続される。さらに、３９，
４０のコンタクト層が入ると、３７の拡散と、３
６のメタルが導通となり配線が接続となり、回路
が構成される。逆に、４１のコンタクト層が無い
場合は３４，３５のポリシリコンと４２のメタル
は非導通となり、配線は切断される。この様な配
線の断続は、コンタクト層だけでなく、第１図Ａ
の５のチヤンネルドープでも可能である。
以上述べたように、本発明によれば、メモリの
書き込みと同一のマスクで、配線の切換ができ、
従来のメタルマスクなどの配線の切換え、変更に
比べてデータの書き込みと、信号線の切換え、変
更が１枚のマスクですみ能率的で、便利となつ
た。
書き込みと同一のマスクで、配線の切換ができ、
従来のメタルマスクなどの配線の切換え、変更に
比べてデータの書き込みと、信号線の切換え、変
更が１枚のマスクですみ能率的で、便利となつ
た。
なお、この様な手法は、マスクROMに限るこ
となく、ROM機能を内蔵する集積回路や、PLA
回路にも適用されるものである。
となく、ROM機能を内蔵する集積回路や、PLA
回路にも適用されるものである。
第１図Ａは拡散層によりデータを書き込む場合
のメモリ・セルのレイアウト図。第１図Ｂはコン
タクト層によりデータを書き込む場合のメモリ・
セルのレイアウト図。 第１図Ａ，Ｂにおいて、１……ポリシリコンの
ワード線、２……メタルのデータ線、３……コン
タクト部、４……拡散部、５……チヤンネルドー
プ部。 第２図Ａは外部制御信号のチツプセレクト信号
CSが１つの場合の代表的なマスクROMのブロツ
ク図。第２図Ｂは外部制御信号がチツプセレクト
信号CS1，CS2，が３つ、出力制御信号が
１つの場合の代表的なマスクROMのブロツク
図。 第２図Ａ，Ｂにおいて、５……メモリ・マトリ
ツクス、６……Ｙセレクター、７……Ｘデコー
ダ、８……Ｙデコーダ、９……A0〜A7アドレス
入力バツフア、１０……A8〜A12アドレス入力バ
ツフア、１１……出力バツフア、１２……チツプ
セレクト入力バツフア、１３……チツプイネーブ
ル入力バツフア、１４……アウトプツトイネーブ
ル入力バツフア、１５……A0〜A7アドレス入力、
１６……A8〜A12アドレス入力、１７……CSチ
ツプセレクト入力、１８……CS1チツプセレクト
入力、１９……CS2チツプセレクト入力、２０…
…出力回路制御入力、２１……CEアドレスバ
ツフア回路制御入力、２２……A11アドレス入
力、４３……O0〜O7データ出力。 第３図Ａは第２図Ａの機能を有するパツケージ
された集積回路のピン配置の部分図。第３図Ｂは
第２図Ｂの機能を有するパツケージされた集積回
路のピン配置の部分図。 第３図Ａ，Ｂにおいて、２３……プラス電源
VDD、２４……A8アドレス入力、２５……A9アド
レス入力、２６……CSチツプセレクト入力、２
７……A11アドレス入力、２８……CS1チツプセ
レクト入力、２９……CS2チツプセレクト入力、
３０……A9アドレス入力、３１……出力回路
制御入力、３２……アドレスパツフア回路制
御入力。 第４図はセツプセレクト回路図。 第４図において、ａ……CS1チツプセレクト入
力回路、ｂ……CS2チツプセレクト入力回路、ｃ
……CSとの共通回路、ｄ……CSとの共通
回路、ｅ……A11アドレス入力との共通回路。 第５図はコンタクト層によるポリシリコンとメ
タル、拡散層とメタルの接続図。 第５図において、３３，３４，３５……ポリシ
リコン、３６，４２……メタル、３７……拡散
層、３８，３９，４０，４１……コンタクト層。
のメモリ・セルのレイアウト図。第１図Ｂはコン
タクト層によりデータを書き込む場合のメモリ・
セルのレイアウト図。 第１図Ａ，Ｂにおいて、１……ポリシリコンの
ワード線、２……メタルのデータ線、３……コン
タクト部、４……拡散部、５……チヤンネルドー
プ部。 第２図Ａは外部制御信号のチツプセレクト信号
CSが１つの場合の代表的なマスクROMのブロツ
ク図。第２図Ｂは外部制御信号がチツプセレクト
信号CS1，CS2，が３つ、出力制御信号が
１つの場合の代表的なマスクROMのブロツク
図。 第２図Ａ，Ｂにおいて、５……メモリ・マトリ
ツクス、６……Ｙセレクター、７……Ｘデコー
ダ、８……Ｙデコーダ、９……A0〜A7アドレス
入力バツフア、１０……A8〜A12アドレス入力バ
ツフア、１１……出力バツフア、１２……チツプ
セレクト入力バツフア、１３……チツプイネーブ
ル入力バツフア、１４……アウトプツトイネーブ
ル入力バツフア、１５……A0〜A7アドレス入力、
１６……A8〜A12アドレス入力、１７……CSチ
ツプセレクト入力、１８……CS1チツプセレクト
入力、１９……CS2チツプセレクト入力、２０…
…出力回路制御入力、２１……CEアドレスバ
ツフア回路制御入力、２２……A11アドレス入
力、４３……O0〜O7データ出力。 第３図Ａは第２図Ａの機能を有するパツケージ
された集積回路のピン配置の部分図。第３図Ｂは
第２図Ｂの機能を有するパツケージされた集積回
路のピン配置の部分図。 第３図Ａ，Ｂにおいて、２３……プラス電源
VDD、２４……A8アドレス入力、２５……A9アド
レス入力、２６……CSチツプセレクト入力、２
７……A11アドレス入力、２８……CS1チツプセ
レクト入力、２９……CS2チツプセレクト入力、
３０……A9アドレス入力、３１……出力回路
制御入力、３２……アドレスパツフア回路制
御入力。 第４図はセツプセレクト回路図。 第４図において、ａ……CS1チツプセレクト入
力回路、ｂ……CS2チツプセレクト入力回路、ｃ
……CSとの共通回路、ｄ……CSとの共通
回路、ｅ……A11アドレス入力との共通回路。 第５図はコンタクト層によるポリシリコンとメ
タル、拡散層とメタルの接続図。 第５図において、３３，３４，３５……ポリシ
リコン、３６，４２……メタル、３７……拡散
層、３８，３９，４０，４１……コンタクト層。
Claims (1)
- 【特許請求の範囲】 １ 製造時にマスクを用いてデータを書き込まれ
るメモリセルと、複数の機能から択一的に機能の
設定が可能な外部端子と、該外部端子に設定され
た機能に応じた信号処理をするように構成される
論理回路に使われるトランジスタ群とを備え、該
トランジスタ群は、複数の機能のうちの第１の機
能に応じた信号処理をする第１の論理回路を構成
する場合に使われる第１のトランジスタ群と、前
記第１の論理回路を構成する場合又は前記複数の
機能のうちの第２の機能に応じた信号処理をする
第２の論理回路を構成する場合に共通に使われる
第２のトランジスタ群とを含み、 前記メモリセルへのデータ書き込み用の前記マ
スクを用いて、前記トランジスタ群内に選択的な
接続配線を形成することにより前記外部端子に設
定する機能に応じた信号処理をする論理回路を選
択的に構成し、前記外部端子に前記複数の機能の
うちの１つの機能を設定してなることを特徴とす
る集積回路。 ２ 前記マスクはコンタクト層を形成するための
マスクであることを特徴とする特許請求の範囲第
１項記載の集積回路。 ３ 前記マスクはチヤンネルドープのためのマス
クであることを特徴とする特許請求の範囲第１項
記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161630A JPS5785256A (en) | 1980-11-17 | 1980-11-17 | Changing method for function of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161630A JPS5785256A (en) | 1980-11-17 | 1980-11-17 | Changing method for function of integrated circuit |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372789A Division JP2549914B2 (ja) | 1989-04-24 | 1989-04-24 | 集積回路の外部端子機能変更方法 |
| JP5217194A Division JP2699859B2 (ja) | 1994-03-23 | 1994-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5785256A JPS5785256A (en) | 1982-05-27 |
| JPH0320903B2 true JPH0320903B2 (ja) | 1991-03-20 |
Family
ID=15738830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55161630A Granted JPS5785256A (en) | 1980-11-17 | 1980-11-17 | Changing method for function of integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5785256A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999759A (ja) * | 1982-11-30 | 1984-06-08 | Nec Corp | 集積回路装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588588B2 (ja) * | 1975-05-28 | 1983-02-16 | 株式会社日立製作所 | 半導体集積回路 |
| JPS54113278A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Selective wiring in lsi |
-
1980
- 1980-11-17 JP JP55161630A patent/JPS5785256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5785256A (en) | 1982-05-27 |
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