JPH029734B2 - - Google Patents
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- JPH029734B2 JPH029734B2 JP56046363A JP4636381A JPH029734B2 JP H029734 B2 JPH029734 B2 JP H029734B2 JP 56046363 A JP56046363 A JP 56046363A JP 4636381 A JP4636381 A JP 4636381A JP H029734 B2 JPH029734 B2 JP H029734B2
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- JP
- Japan
- Prior art keywords
- voltage
- controlled oscillator
- comparator
- converter
- preset
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は位相ロツクループ回路（以下、PLL
回路とする）を用いた周波数シンセサイザに関
し、特に、周波数シンセサイザのプリセツト電圧
設定装置に関する。
回路とする）を用いた周波数シンセサイザに関
し、特に、周波数シンセサイザのプリセツト電圧
設定装置に関する。
一般に、PLL回路は、水晶発振子を有する基
準発振器、位相比較器、低域フイルタ（特にルー
プフイルタと言う）および電圧制御発振器から構
成されている。位相比較器は基準発振器の出力信
号と電圧制御発振器の出力発振信号との位相差を
検出し、この位相差は低域フイルタに平滑されて
電圧制御発振器の制御電圧となる。この結果、
PLL回路は、電圧制御発振器の出力発振信号が
基準発振器の基準発振信号に位相的に一致するよ
うに動作する。
準発振器、位相比較器、低域フイルタ（特にルー
プフイルタと言う）および電圧制御発振器から構
成されている。位相比較器は基準発振器の出力信
号と電圧制御発振器の出力発振信号との位相差を
検出し、この位相差は低域フイルタに平滑されて
電圧制御発振器の制御電圧となる。この結果、
PLL回路は、電圧制御発振器の出力発振信号が
基準発振器の基準発振信号に位相的に一致するよ
うに動作する。
上述のPLL回路において、電圧制御発振器と
位相比較器との間に１／Ｎ分周器を接続すると、
電圧制御発振器の発振周波数pは基準発振器の基
準発振数rのＮ倍となる。このようなPLL回路は
周波数シンセサイザと呼ばれ、電圧制御発振器の
発振周波数はラジオの局部発振周波数あるいは自
動車電話の局部発振周波数として用いられる。な
お、この場合、１／Ｎ分周器の分周比は外部のプ
ログラム端子から供給されるチヤネル情報信号に
よつて決定されるので、この１／Ｎ分周器はプロ
グラマブルカウンタと呼ばれる。
位相比較器との間に１／Ｎ分周器を接続すると、
電圧制御発振器の発振周波数pは基準発振器の基
準発振数rのＮ倍となる。このようなPLL回路は
周波数シンセサイザと呼ばれ、電圧制御発振器の
発振周波数はラジオの局部発振周波数あるいは自
動車電話の局部発振周波数として用いられる。な
お、この場合、１／Ｎ分周器の分周比は外部のプ
ログラム端子から供給されるチヤネル情報信号に
よつて決定されるので、この１／Ｎ分周器はプロ
グラマブルカウンタと呼ばれる。
通常、周波数シンセサイザにおいて、チヤネル
変化が小であればチヤネル移行時間が短かく、他
方、チヤネル変化が大であればチヤネル移行時間
は長くなる。従つて、周波数シンセサイザを、多
チヤネルの自動車電話、たとえばチヤネル間隔
30kHz、チヤネル数666の自動車電話に用いた場
合には、チヤネル変化が大になるにつれてチヤネ
ル移行時間は長くなる。
変化が小であればチヤネル移行時間が短かく、他
方、チヤネル変化が大であればチヤネル移行時間
は長くなる。従つて、周波数シンセサイザを、多
チヤネルの自動車電話、たとえばチヤネル間隔
30kHz、チヤネル数666の自動車電話に用いた場
合には、チヤネル変化が大になるにつれてチヤネ
ル移行時間は長くなる。
最近、このようなチヤネル移行時間を短縮する
ために、チヤネル変化に応動して電圧制御発振器
の制御電圧としてプリセツト電圧を印加し、これ
により、電圧制御発振器の発振周波数を所望のチ
ヤネルの発振周波数に強制的に変化させてPLL
回路の同期時間を短縮し、従つて、チヤネルの移
行時間をチヤネル変化の大小にほとんど関係なく
短縮するものが提案されている。このものにおい
ては、電圧制御発振器の電圧−周波数（Ｖ−）
変換特性が実際には非直線性（もちろん、直線性
であることが好ましい）であるので、予めチヤネ
ル情報としてのデイジタル値を変換テーブルによ
つてプリセツト電圧発生用のデイジタル値に変換
し、このデイジタル値をアナログ電圧に変換して
プリセツト電圧を発生している。従つて、各チヤ
ネル情報に対して適正なプリセツト電圧が得ら
れ、チヤネル移行時間が短縮できる。
ために、チヤネル変化に応動して電圧制御発振器
の制御電圧としてプリセツト電圧を印加し、これ
により、電圧制御発振器の発振周波数を所望のチ
ヤネルの発振周波数に強制的に変化させてPLL
回路の同期時間を短縮し、従つて、チヤネルの移
行時間をチヤネル変化の大小にほとんど関係なく
短縮するものが提案されている。このものにおい
ては、電圧制御発振器の電圧−周波数（Ｖ−）
変換特性が実際には非直線性（もちろん、直線性
であることが好ましい）であるので、予めチヤネ
ル情報としてのデイジタル値を変換テーブルによ
つてプリセツト電圧発生用のデイジタル値に変換
し、このデイジタル値をアナログ電圧に変換して
プリセツト電圧を発生している。従つて、各チヤ
ネル情報に対して適正なプリセツト電圧が得ら
れ、チヤネル移行時間が短縮できる。
本発明は上述の変換テーブルを設定するための
プリセツト電圧設定装置に関する。このような適
正なプリセツト電圧を発生させるための変換テー
ブル（たとえば、プログラマブルリードオンリメ
モリとして構成）を作成する方法として、電圧制
御発振器の非直線性入出力特性を測定し、その
後、計算により書込み情報を得る方法、あるい
は、各チヤネル毎に、外部から種々のプリセツト
電圧を印加し、その最適値を読出し、計算により
書込み情報を得る方法等が考えられるが、いずれ
の方法においても労苦と時間を要し、非効率的で
あるという問題点がある。
プリセツト電圧設定装置に関する。このような適
正なプリセツト電圧を発生させるための変換テー
ブル（たとえば、プログラマブルリードオンリメ
モリとして構成）を作成する方法として、電圧制
御発振器の非直線性入出力特性を測定し、その
後、計算により書込み情報を得る方法、あるい
は、各チヤネル毎に、外部から種々のプリセツト
電圧を印加し、その最適値を読出し、計算により
書込み情報を得る方法等が考えられるが、いずれ
の方法においても労苦と時間を要し、非効率的で
あるという問題点がある。
本発明の目的は、負帰還回路を応用した自動電
圧制御回路を周波数シンセサイザのPLL回路に
接続し、電圧制御発振器の制御電圧が一定になつ
たときに必要とするプリセツト電圧をＡ／Ｄ変換
したデイジタル値を、チヤネル情報をアドレスと
するリードオンリメモリに書込むという構想にも
とづき、効率的な変換テーブルの作成を行い、上
述の問題点を解決することにある。
圧制御回路を周波数シンセサイザのPLL回路に
接続し、電圧制御発振器の制御電圧が一定になつ
たときに必要とするプリセツト電圧をＡ／Ｄ変換
したデイジタル値を、チヤネル情報をアドレスと
するリードオンリメモリに書込むという構想にも
とづき、効率的な変換テーブルの作成を行い、上
述の問題点を解決することにある。
以下、図面により本発明を説明する。
第１図は本発明が適用される周波数シンセサイ
ザのブロツク回路図である。第１図において、水
晶振動子１を含む基準発振器２、位相比較器３、
低域フイルタ４、電圧制御発振器５およびプログ
ラマブルカウンタ６によつてPLL回路が構成さ
れる。位相比較器３は基準発振器２の基準発振信
号とプログラマブルカウンタ６の出力信号との位
相差を検出し、たとえば基準発振信号が進んでい
れば正のパルス状の信号を送出し、基準発振信号
が遅れていれば負のパルス状の信号を送出する。
この位相比較器３の出力信号は低域フイルタ４に
よつて平滑されて電圧制御発振器５の制御電圧
VCとなる。電圧制御発振器５の出力信号はプロ
グラマブルカウンタ６によつてＮ分周されて周波
数pはp／Ｎとなる。このPLL回路が安定してい
れば、 r＝p／Ｎすなわちp＝Nr ただし、r：基準発振器２の基準発振周波数で
ある。
ザのブロツク回路図である。第１図において、水
晶振動子１を含む基準発振器２、位相比較器３、
低域フイルタ４、電圧制御発振器５およびプログ
ラマブルカウンタ６によつてPLL回路が構成さ
れる。位相比較器３は基準発振器２の基準発振信
号とプログラマブルカウンタ６の出力信号との位
相差を検出し、たとえば基準発振信号が進んでい
れば正のパルス状の信号を送出し、基準発振信号
が遅れていれば負のパルス状の信号を送出する。
この位相比較器３の出力信号は低域フイルタ４に
よつて平滑されて電圧制御発振器５の制御電圧
VCとなる。電圧制御発振器５の出力信号はプロ
グラマブルカウンタ６によつてＮ分周されて周波
数pはp／Ｎとなる。このPLL回路が安定してい
れば、 r＝p／Ｎすなわちp＝Nr ただし、r：基準発振器２の基準発振周波数で
ある。
すなわち、プログラマブルカウンタ６の分周比
Ｎを外部のプログラマ端子P1，P2，…，Poに供
給されるチヤネル情報としてのデイジタル値D1、
D2、…、Doによつて変化させることによつて、
電圧制御発振器５の出力発振周波数0は種々の値
をとる。この場合、電圧制御発振器５において、
制御電圧VCが大きくなれば、出力発振周波数p
も大きくなる。従つて、チヤネル情報としてのデ
イジタル値が変化してチヤネル切換えが行われる
と、次第に電圧制御発振器５の制御電圧VCが変
化して新チヤネルに対応する値となつて安定する
が、これに要する時間は掃引時間と位相同期時間
との和によつて決定される。このうち、掃引時間
は低域フイルタ４の時定数によつて決まる。この
ような掃引時間を少なくもしくはなくすために、
各チヤネル情報に対応したプリセツト電圧VPを
電圧制御発振器５に直接印加している。第１図に
おいては、各チヤネル対応の本来の制御電圧がプ
リセツト電圧になるように、チヤネル情報として
のデイジタル値D1、D2、…、Doの変換テーブル
としてリードオンリメモリ（以下、Ｐ−ROMと
する）７を用意し、Ｐ−ROM７の出力デイジタ
ル値D1′、D2′、…、Dn′をＤ／Ａ変換器８によつ
て変換し、これにより得られるアナログ電圧をプ
リセツト電圧VPとしている。この結果、電圧制
御発振器５の入出力特性がいかなる非直線性であ
つても、適正のプリセツト電圧を発生させること
ができ、従つて、チヤネル移行時間を短縮でき
る。
Ｎを外部のプログラマ端子P1，P2，…，Poに供
給されるチヤネル情報としてのデイジタル値D1、
D2、…、Doによつて変化させることによつて、
電圧制御発振器５の出力発振周波数0は種々の値
をとる。この場合、電圧制御発振器５において、
制御電圧VCが大きくなれば、出力発振周波数p
も大きくなる。従つて、チヤネル情報としてのデ
イジタル値が変化してチヤネル切換えが行われる
と、次第に電圧制御発振器５の制御電圧VCが変
化して新チヤネルに対応する値となつて安定する
が、これに要する時間は掃引時間と位相同期時間
との和によつて決定される。このうち、掃引時間
は低域フイルタ４の時定数によつて決まる。この
ような掃引時間を少なくもしくはなくすために、
各チヤネル情報に対応したプリセツト電圧VPを
電圧制御発振器５に直接印加している。第１図に
おいては、各チヤネル対応の本来の制御電圧がプ
リセツト電圧になるように、チヤネル情報として
のデイジタル値D1、D2、…、Doの変換テーブル
としてリードオンリメモリ（以下、Ｐ−ROMと
する）７を用意し、Ｐ−ROM７の出力デイジタ
ル値D1′、D2′、…、Dn′をＤ／Ａ変換器８によつ
て変換し、これにより得られるアナログ電圧をプ
リセツト電圧VPとしている。この結果、電圧制
御発振器５の入出力特性がいかなる非直線性であ
つても、適正のプリセツト電圧を発生させること
ができ、従つて、チヤネル移行時間を短縮でき
る。
第２図は本発明の一実施例としての周波数シン
セサイザのプリセツト電圧設定装置のブロツク回
路図である。第２図においては、第１図のＰ−
ROM７の値を設定するために、部品９〜１３が
プリセツト電圧設定装置として付加されている。
第２図において、９はループ発振防止のための時
定数回路、１０は低域フイルタ４の出力電圧すな
わち電圧制御発振器５の制御電圧VCを基準電圧
VRと比較するための比較器、１１はプリセツト
電圧設定装置の動作時にＰ−ROM７およびＤ／
Ａ変換器８を周波数シンセサイザから切離すため
のスイツチ、１２はＡ／Ｄ変換器、１３はデイジ
タル値D1、D2、…、DoをアドレスとしＡ／Ｄ変
換器１２の出力デイジタル値をデータとして書込
むためのＰ−ROMライタであつて、Ｐ−ROM
が実装されているものとする。
セサイザのプリセツト電圧設定装置のブロツク回
路図である。第２図においては、第１図のＰ−
ROM７の値を設定するために、部品９〜１３が
プリセツト電圧設定装置として付加されている。
第２図において、９はループ発振防止のための時
定数回路、１０は低域フイルタ４の出力電圧すな
わち電圧制御発振器５の制御電圧VCを基準電圧
VRと比較するための比較器、１１はプリセツト
電圧設定装置の動作時にＰ−ROM７およびＤ／
Ａ変換器８を周波数シンセサイザから切離すため
のスイツチ、１２はＡ／Ｄ変換器、１３はデイジ
タル値D1、D2、…、DoをアドレスとしＡ／Ｄ変
換器１２の出力デイジタル値をデータとして書込
むためのＰ−ROMライタであつて、Ｐ−ROM
が実装されているものとする。
第２図の回路動作について説明する。始めに、
スイツチ１１を上側に傾倒させてＰ−ROM７お
よびＤ／Ａ変換器８を切離しておく。チヤネル情
報としてのデイジタル値D1、D2、…、Doがプロ
グラマブルカウンタ６に供給されると、PLL回
路動作によつて電圧制御発振器５の制御入力５１
の制御電圧VCが変化する。この制御電圧VCは時
定数回路９を介して比較器１０の一入力に印加さ
れる。次に、比較器１０は制御電圧VCと基準電
圧VRとの誤差に対応する電圧をスイツチ１１を
介してプリセツト入力５２に印加する。なお、こ
のアナログ比較器１０は、入力電圧と基準電圧と
の差を増幅して出力するものであり、たとえば増
幅率をαとすればその出力はα（VC−VR）であ
り、ここで、αが大きいと、わずかな差でも大き
い電圧を発生する。したがつて、わずかな入力電
圧差でも大きなプリセツト入力を得ることができ
る。逆に、プリセツト電圧の１／αの差まで入力
電圧VCを基準電圧VRに近づけても比較器１０の
出力は０でない。このように負帰還回路によつて
電圧がプリセツト入力５２に印加される。このと
きのプリセツト入力５２の電圧はデイジタル値
D1、D2、…、Doによつて異なる。従つて、デイ
ジタル値D1、D2、…、Doが異なる毎に、すなわ
ち、電圧制御発振器５の出力発振周波数が異なる
毎に、プリセツト入力５２の電圧をＡ／Ｄ変換器
１２によつてＡ／Ｄ変換して、Ｐ−ROMライタ
１３に実装されているＰ−ROMに書込む。この
場合、デイジタル値D1、D2、…、Doはアドレス
信号として作用する。
スイツチ１１を上側に傾倒させてＰ−ROM７お
よびＤ／Ａ変換器８を切離しておく。チヤネル情
報としてのデイジタル値D1、D2、…、Doがプロ
グラマブルカウンタ６に供給されると、PLL回
路動作によつて電圧制御発振器５の制御入力５１
の制御電圧VCが変化する。この制御電圧VCは時
定数回路９を介して比較器１０の一入力に印加さ
れる。次に、比較器１０は制御電圧VCと基準電
圧VRとの誤差に対応する電圧をスイツチ１１を
介してプリセツト入力５２に印加する。なお、こ
のアナログ比較器１０は、入力電圧と基準電圧と
の差を増幅して出力するものであり、たとえば増
幅率をαとすればその出力はα（VC−VR）であ
り、ここで、αが大きいと、わずかな差でも大き
い電圧を発生する。したがつて、わずかな入力電
圧差でも大きなプリセツト入力を得ることができ
る。逆に、プリセツト電圧の１／αの差まで入力
電圧VCを基準電圧VRに近づけても比較器１０の
出力は０でない。このように負帰還回路によつて
電圧がプリセツト入力５２に印加される。このと
きのプリセツト入力５２の電圧はデイジタル値
D1、D2、…、Doによつて異なる。従つて、デイ
ジタル値D1、D2、…、Doが異なる毎に、すなわ
ち、電圧制御発振器５の出力発振周波数が異なる
毎に、プリセツト入力５２の電圧をＡ／Ｄ変換器
１２によつてＡ／Ｄ変換して、Ｐ−ROMライタ
１３に実装されているＰ−ROMに書込む。この
場合、デイジタル値D1、D2、…、Doはアドレス
信号として作用する。
このようにして、デイジタル値D1、D2、…、
Doのすべての組合せに対するプリセツト入力５
２の電圧のデイジタル化した後の書込みが完了し
た後に、Ｐ−ROMライタ１３からＰ−ROMを
外して参照番号７のブロツクに接続すれば、該Ｐ
−ROMはＰ−ROM７として作用する。
Doのすべての組合せに対するプリセツト入力５
２の電圧のデイジタル化した後の書込みが完了し
た後に、Ｐ−ROMライタ１３からＰ−ROMを
外して参照番号７のブロツクに接続すれば、該Ｐ
−ROMはＰ−ROM７として作用する。
以上説明したように本発明によれば、効率的に
変換テーブル（Ｐ−ROM）を作成することがで
き、前述の問題点の解決に役立つものである。
変換テーブル（Ｐ−ROM）を作成することがで
き、前述の問題点の解決に役立つものである。
第１図は本発明が適用される周波数シンセサイ
ザのブロツク回路図、第２図は本発明の一実施例
としての周波数シンセサイザのプリセツト電圧設
定装置のブロツク回路図である。 ２：基準発振器、３：位相比較器、４：低域フ
イルタ、５：電圧制御発振器、６：プログラマブ
ルカウンタ、７：Ｐ−ROM、８：Ｄ／Ａ変換
器、１０：比較器、１１：スイツチ、１２：Ａ／
Ｄ変換器、１３：Ｐ−ROMライタ。
ザのブロツク回路図、第２図は本発明の一実施例
としての周波数シンセサイザのプリセツト電圧設
定装置のブロツク回路図である。 ２：基準発振器、３：位相比較器、４：低域フ
イルタ、５：電圧制御発振器、６：プログラマブ
ルカウンタ、７：Ｐ−ROM、８：Ｄ／Ａ変換
器、１０：比較器、１１：スイツチ、１２：Ａ／
Ｄ変換器、１３：Ｐ−ROMライタ。
Claims (1)
- １ 基準発振器と、複数のプログラム端子に供給
されたチヤネル情報によつて分周比が決定される
プログラマブルカウンタと、前記基準発振器の出
力信号と前記プログラマブルカウンタの出力信号
との位相差を検出する位相比較器と、該位相比較
器の出力信号を平滑する低域フイルタと、該低域
フイルタの出力電圧が制御電圧として印加され且
つ前記プログラマブルカウンタに出力発振信号を
供給する電圧制御発振器と、前記プログラム端子
に接続されたプログラマブルリードオンリメモリ
と、該プログラマブルリードオンリメモリの出力
デイジタル値をアナログ電圧に変換してプリセツ
ト電圧として前記電圧制御発振器のプリセツト電
圧入力端子に印加するＤ／Ａ変換器と、を具備す
る周波数シンセサイザにおいて、前記電圧制御発
振器の制御電圧を基準電圧と比較する比較器と、
前記電圧制御発振器のプリセツト電圧入力端子を
前記Ｄ／Ａ変換器から前記比較器へ切替えるため
のスイツチと、前記制御電圧が前記基準電圧に一
致したときに前記電圧制御発振器のプリセツト電
圧入力端子のアナログ電圧をＡ／Ｄ変換するＡ／
Ｄ変換器と、該Ａ／Ｄ変換器の出力デイジタル値
を前記プログラム端子に供給されたチヤネル情報
をアドレスとして書込むプログラマブルリードオ
ンリメモリライタと、を設けたことを特徴とする
周波数シンセサイザのプリセツト電圧設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046363A JPS57162527A (en) | 1981-03-31 | 1981-03-31 | Setting device for preset voltage of frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046363A JPS57162527A (en) | 1981-03-31 | 1981-03-31 | Setting device for preset voltage of frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162527A JPS57162527A (en) | 1982-10-06 |
| JPH029734B2 true JPH029734B2 (ja) | 1990-03-05 |
Family
ID=12745065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56046363A Granted JPS57162527A (en) | 1981-03-31 | 1981-03-31 | Setting device for preset voltage of frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162527A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389899A (en) * | 1991-08-30 | 1995-02-14 | Fujitsu Limited | Frequency synthesizer having quick frequency pull in and phase lock-in |
| CN101061759B (zh) | 2004-07-21 | 2011-05-25 | 斯蒂尔瑞弗系统有限公司 | 用于同步回旋加速器的可编程的射频波形发生器 |
| EP2389977A3 (en) | 2005-11-18 | 2012-01-25 | Still River Systems, Inc. | Charged particle radiation therapy |
| US8933650B2 (en) * | 2007-11-30 | 2015-01-13 | Mevion Medical Systems, Inc. | Matching a resonant frequency of a resonant cavity to a frequency of an input voltage |
| CN108770178B (zh) | 2012-09-28 | 2021-04-16 | 迈胜医疗设备有限公司 | 磁场再生器 |
| TW201422278A (zh) | 2012-09-28 | 2014-06-16 | Mevion Medical Systems Inc | 粒子加速器之控制系統 |
| EP2900325B1 (en) | 2012-09-28 | 2018-01-03 | Mevion Medical Systems, Inc. | Adjusting energy of a particle beam |
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-
1981
- 1981-03-31 JP JP56046363A patent/JPS57162527A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162527A (en) | 1982-10-06 |
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