JPH029754B2 - - Google Patents
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- JPH029754B2 JPH029754B2 JP55093598A JP9359880A JPH029754B2 JP H029754 B2 JPH029754 B2 JP H029754B2 JP 55093598 A JP55093598 A JP 55093598A JP 9359880 A JP9359880 A JP 9359880A JP H029754 B2 JPH029754 B2 JP H029754B2
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- signal
- gate
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
この発明は、テレビジヨン映像信号において、
バツクカラーやカラーボーダなどのための色信号
発生回路あるいは映像信号の処理において輝度信
号とクロマ信号を加え合わせるデイジタル・クリ
ツプ回路に関する。
バツクカラーやカラーボーダなどのための色信号
発生回路あるいは映像信号の処理において輝度信
号とクロマ信号を加え合わせるデイジタル・クリ
ツプ回路に関する。
映像信号の処理あるいは色信号の発生などの
際、輝度信号とクロマ信号を加え合わせる処理が
なされることがある。その際、加え合わされた結
果、作られた信号が120IREを越えたり、同期信
号の底まで届いたりすると云うことがしばしば問
題になつている。
際、輝度信号とクロマ信号を加え合わせる処理が
なされることがある。その際、加え合わされた結
果、作られた信号が120IREを越えたり、同期信
号の底まで届いたりすると云うことがしばしば問
題になつている。
アナログ系では、一般に上下のクリツプ回路を
通して、適正なレベル範囲に入るようにしてい
る。デイジタル系では、信号が有限ビツト数で与
えられるため、輝度信号とクロマ信号の加算に際
し、オーバフローやアンダフローが生じ、折り返
しが起こるため、レベルの不適当に加えて、色化
けを生じると云う問題があるにもかかわらず、適
当なクリツプ回路がいまだに確立していない。た
とえば、輝度レベルがある値より大きいときに
は、クロマレベルを０にしてしまうと云つた乱暴
な処理が行われたり、あるいは何らの対策も施さ
れていない場合もあるのが現状である。
通して、適正なレベル範囲に入るようにしてい
る。デイジタル系では、信号が有限ビツト数で与
えられるため、輝度信号とクロマ信号の加算に際
し、オーバフローやアンダフローが生じ、折り返
しが起こるため、レベルの不適当に加えて、色化
けを生じると云う問題があるにもかかわらず、適
当なクリツプ回路がいまだに確立していない。た
とえば、輝度レベルがある値より大きいときに
は、クロマレベルを０にしてしまうと云つた乱暴
な処理が行われたり、あるいは何らの対策も施さ
れていない場合もあるのが現状である。
この発明は、上記従来の欠点を除去するために
なされたもので、デイジタル系において、輝度信
号とクロマ信号を符号なし加算器で加え合わせる
際に、加え合わされて作られた信号を適正な範囲
に制限することができるデイジタル・クリツプ回
路を提供することを目的とする。
なされたもので、デイジタル系において、輝度信
号とクロマ信号を符号なし加算器で加え合わせる
際に、加え合わされて作られた信号を適正な範囲
に制限することができるデイジタル・クリツプ回
路を提供することを目的とする。
以下、この発明のデイジタル・クリツプ回路の
実施例について図面に基づき説明するが、まず、
この発明の実施例の説明に先立ち、この発明の理
解を容易にするために、この発明の前提について
述べ、その後にこの発明の実施例の説明に移行す
ることにする。
実施例について図面に基づき説明するが、まず、
この発明の実施例の説明に先立ち、この発明の理
解を容易にするために、この発明の前提について
述べ、その後にこの発明の実施例の説明に移行す
ることにする。
いま、信号を表現する有限ビツト数がＭビツト
であるとすると、一般に輝度信号はＭビツトの有
効桁を有する正数で与えられ、クロマ信号は（Ｍ
−１）ビツトの有効桁を有し、その上の最上位ビ
ツト（以下、MSBと云う）が正負を表わし、負
数がＭビツトの２の補数で表わされるデータ構造
を有する。そして、加算は符号なし加算器によ
る。
であるとすると、一般に輝度信号はＭビツトの有
効桁を有する正数で与えられ、クロマ信号は（Ｍ
−１）ビツトの有効桁を有し、その上の最上位ビ
ツト（以下、MSBと云う）が正負を表わし、負
数がＭビツトの２の補数で表わされるデータ構造
を有する。そして、加算は符号なし加算器によ
る。
一般には、加算された結果を０でない定数Ｎ
（たとえば、バースト信号の下端レベル）からＭ
ビツトの最大値（Ｍビツトのすべてが「１」の場
合）までにおさめなければならない。
（たとえば、バースト信号の下端レベル）からＭ
ビツトの最大値（Ｍビツトのすべてが「１」の場
合）までにおさめなければならない。
この発明では、信号がこの範囲におさまらない
場合を、次の三つの場合に分けてそれぞれに対処
している。
場合を、次の三つの場合に分けてそれぞれに対処
している。
(1) クロマ信号が正で、かつ加算器のキヤリ出力
（オーバフロービツト）が「１」ならば、オー
バフローであると判定して、加算結果をオール
「１」（最大値）におきかえる。
（オーバフロービツト）が「１」ならば、オー
バフローであると判定して、加算結果をオール
「１」（最大値）におきかえる。
(2) 加算結果が下端値Ｎより小さい場合には、加
算結果をＮにおきかえる。
算結果をＮにおきかえる。
(3) クロマ信号が負でかつ加算器のキヤリ出力が
０ならば、アンダフローであると判定して、加
算結果を下端値Ｎにおきかえる。
０ならば、アンダフローであると判定して、加
算結果を下端値Ｎにおきかえる。
以上の方針で考えると、第１図のこの発明の実
施例のように比較的簡単にデイジタル・クリツプ
回路を実現することができる。すなわち、この第
１図は、上述のように、制限範囲が０でない定数
Ｎから最大値（オール「１」）までの場合の実施
例の構成を示すブロツク図であり、第１図におけ
る１は符号なしの加算器である。この加算器１に
はクロマ信号１ａと輝度信号１ｂが入力されるよ
うになつており、クロマ信号１ａのMSBはイン
バータ２を通して２入力のアンドゲート３の第１
入力端および２入力のアンドゲート４の第２入力
端に加えられるようになつている。
施例のように比較的簡単にデイジタル・クリツプ
回路を実現することができる。すなわち、この第
１図は、上述のように、制限範囲が０でない定数
Ｎから最大値（オール「１」）までの場合の実施
例の構成を示すブロツク図であり、第１図におけ
る１は符号なしの加算器である。この加算器１に
はクロマ信号１ａと輝度信号１ｂが入力されるよ
うになつており、クロマ信号１ａのMSBはイン
バータ２を通して２入力のアンドゲート３の第１
入力端および２入力のアンドゲート４の第２入力
端に加えられるようになつている。
アンドゲート３の第２入力端には、加算器１の
キヤリ出力Ｃが加えられ、さらに、このキヤリ
出力Ｃはインバータ５を介してアンドゲート４
の第１入力端に転送されるようになつている。ア
ンドゲート３の出力は３ステート出力を有するセ
レクタ６の出力コントロール端子Ｃに転送され
るようになつている。
キヤリ出力Ｃが加えられ、さらに、このキヤリ
出力Ｃはインバータ５を介してアンドゲート４
の第１入力端に転送されるようになつている。ア
ンドゲート３の出力は３ステート出力を有するセ
レクタ６の出力コントロール端子Ｃに転送され
るようになつている。
また、上記加算器１の出力はセレクタ６および
比較器７に転送するようになつている。比較器７
およびセレクタ６にはそれぞれ定数Ｎが加えられ
るようになつている。比較器７の出力は２入力の
オアゲート８の第２入力端に加えられ、このオア
ゲート８の第１入力端にはアンドゲート４の出力
が加えられるようになつている。このオアゲート
８の出力はセレクタ６のセレクト端子SEに転送
するようになつている。
比較器７に転送するようになつている。比較器７
およびセレクタ６にはそれぞれ定数Ｎが加えられ
るようになつている。比較器７の出力は２入力の
オアゲート８の第２入力端に加えられ、このオア
ゲート８の第１入力端にはアンドゲート４の出力
が加えられるようになつている。このオアゲート
８の出力はセレクタ６のセレクト端子SEに転送
するようになつている。
次に、以上のように構成されたこの発明のデイ
ジタル・クリツプ回路の動作について説明する。
クロマ信号１ａと輝度信号１ｂが加算器１に入力
されてそこで加算される。その加算結果はセレク
タ６および比較器７に転送される。また、これと
同時に、クロマ信号１ａのMSBはインバータ２
を通してアンドゲート３の第１入力端に加えられ
ているとともに、このクロマ信号１ａのMSBは
直接アンドゲート４の第２入力端に加えられてい
る。
ジタル・クリツプ回路の動作について説明する。
クロマ信号１ａと輝度信号１ｂが加算器１に入力
されてそこで加算される。その加算結果はセレク
タ６および比較器７に転送される。また、これと
同時に、クロマ信号１ａのMSBはインバータ２
を通してアンドゲート３の第１入力端に加えられ
ているとともに、このクロマ信号１ａのMSBは
直接アンドゲート４の第２入力端に加えられてい
る。
いま、加算器１において、クロマ信号１ａと輝
度信号１ｂとの加算結果がオーバフローしていれ
ば、キヤリ出力Ｃがアンドゲート３の第２入力
端に加えられるとともに、インバータ５を通して
アンドゲート４の第１入力端に加えられる。アン
ドゲート３では、クロマ信号１ａのMSBの反転
信号とキヤリ出力Ｃのアンドをとり、クロマ信
号１ａが正でかつキヤリ出力Ｃが「１」なら
ば、加算器１はオーバフローであると判定して、
セレクタ６の出力コントロール端子Ｃに出力
し、このセレクタ６をハイ・インピーダンスにし
て、上記(1)項の処理を実現する。つまり、加算結
果をオール「１」におきかえる。
度信号１ｂとの加算結果がオーバフローしていれ
ば、キヤリ出力Ｃがアンドゲート３の第２入力
端に加えられるとともに、インバータ５を通して
アンドゲート４の第１入力端に加えられる。アン
ドゲート３では、クロマ信号１ａのMSBの反転
信号とキヤリ出力Ｃのアンドをとり、クロマ信
号１ａが正でかつキヤリ出力Ｃが「１」なら
ば、加算器１はオーバフローであると判定して、
セレクタ６の出力コントロール端子Ｃに出力
し、このセレクタ６をハイ・インピーダンスにし
て、上記(1)項の処理を実現する。つまり、加算結
果をオール「１」におきかえる。
次に、加算器１におけるクロマ信号１ａと輝度
信号１ｂとの加算結果がオーバフローしていない
とき、加算器１からキヤリ出力Ｃが出力され
ず、アンドゲート３は出力しない。このとき、加
算器１の加算結果が比較器７とセレクタ６に送ら
れる。比較器７は下端値、すなわち、定数Ｎと加
算結果を比較し、その比較の結果はオアゲート８
を通してセレクタ６のセレクト端子SEに転送さ
れる。セレクタ６には定数Ｎが入力されており、
このとき、セレクタ６により加算結果を定数Ｎに
おきかえる。かくして、上記(2)項を実現する。
信号１ｂとの加算結果がオーバフローしていない
とき、加算器１からキヤリ出力Ｃが出力され
ず、アンドゲート３は出力しない。このとき、加
算器１の加算結果が比較器７とセレクタ６に送ら
れる。比較器７は下端値、すなわち、定数Ｎと加
算結果を比較し、その比較の結果はオアゲート８
を通してセレクタ６のセレクト端子SEに転送さ
れる。セレクタ６には定数Ｎが入力されており、
このとき、セレクタ６により加算結果を定数Ｎに
おきかえる。かくして、上記(2)項を実現する。
また、加算器１において、クロマ信号１ａと輝
度信号１ｂとの加算結果がセレクタ６と比較器７
に送られる。このとき、クロマ信号１ａが負でか
つ加算器１のキヤリ出力Ｃが「０」であれば、
アンドゲート４から出力され、この出力はオアゲ
ート８を通してセレクタ６のセレクト端子SEに
加えられる。そして、セレクタ６には定数Ｎが加
えられているから、セレクタ６はアンドゲート４
の出力により、加算結果を定数Ｎにおきかえ、か
くして、上記(3)項を実現する。
度信号１ｂとの加算結果がセレクタ６と比較器７
に送られる。このとき、クロマ信号１ａが負でか
つ加算器１のキヤリ出力Ｃが「０」であれば、
アンドゲート４から出力され、この出力はオアゲ
ート８を通してセレクタ６のセレクト端子SEに
加えられる。そして、セレクタ６には定数Ｎが加
えられているから、セレクタ６はアンドゲート４
の出力により、加算結果を定数Ｎにおきかえ、か
くして、上記(3)項を実現する。
さらに、レベルの制限範囲がＭビツトで、オー
ル「０」からオール「１」までとすると云う特別
な場合には、上記(2)項の処理が不要になり、さら
に、下端値N20として扱えるので、第２図の実施
例のように非常に簡単にデイジタル・クリツプを
実現できる。すなわち、第２図はこの発明のデイ
ジタル・クリツプ回路の第２の実施例の構成を示
すブロツク図である。
ル「０」からオール「１」までとすると云う特別
な場合には、上記(2)項の処理が不要になり、さら
に、下端値N20として扱えるので、第２図の実施
例のように非常に簡単にデイジタル・クリツプを
実現できる。すなわち、第２図はこの発明のデイ
ジタル・クリツプ回路の第２の実施例の構成を示
すブロツク図である。
この第２図において、重複を避けるために、第
１図と同一部分には同一符号を付してその説明を
省略し、第１図とは異なる部分を重点的に述べる
ことにする。この第２図を第１図と比較しても明
らかなように、第２図では、第１図における比較
器７とオアゲート８が省略されている。そして、
第１図における３ステート出力を有するセレクタ
６に代えて、加算器１の出力を他の値におきかえ
ることのできる３ステート出力とクリア端子
CLRを有するすげかえ回路９が使用されている。
このすげかえ回路９の出力コントロール端子Ｃ
にはアンドゲート３の出力が導入され、クリア端
子CLRにはアンドゲート４の出力が導入される
ようになつている。なお、加算器１の出力がすげ
かえ回路９に導入されるのは云うまでもない。
１図と同一部分には同一符号を付してその説明を
省略し、第１図とは異なる部分を重点的に述べる
ことにする。この第２図を第１図と比較しても明
らかなように、第２図では、第１図における比較
器７とオアゲート８が省略されている。そして、
第１図における３ステート出力を有するセレクタ
６に代えて、加算器１の出力を他の値におきかえ
ることのできる３ステート出力とクリア端子
CLRを有するすげかえ回路９が使用されている。
このすげかえ回路９の出力コントロール端子Ｃ
にはアンドゲート３の出力が導入され、クリア端
子CLRにはアンドゲート４の出力が導入される
ようになつている。なお、加算器１の出力がすげ
かえ回路９に導入されるのは云うまでもない。
このすげかえ回路９は図に示すように２つのラ
ツチ付インバータ９1，９2で実現できる。すなわ
ち、ラツチ付インバータはＣ（出力コントロー
ル端子）に信号が加わつていない状態では入力信
号を反転出力し、Ｃに信号が加わると、出力端
子をハイインピーダンスとするものである。すげ
かえ回路９はこのラツチ付インバータ９1，９2を
直列に接続し、１段目のインバータ９1のＣに
アンドゲート４の出力CLRを導入し、２段目の
インバータ９2のＣにアンドゲート３の出力
Ｃを導入するようになつている。各インバータ９
１，９2の出力端にはプルアツプ抵抗R1，R2が接
続されている。
ツチ付インバータ９1，９2で実現できる。すなわ
ち、ラツチ付インバータはＣ（出力コントロー
ル端子）に信号が加わつていない状態では入力信
号を反転出力し、Ｃに信号が加わると、出力端
子をハイインピーダンスとするものである。すげ
かえ回路９はこのラツチ付インバータ９1，９2を
直列に接続し、１段目のインバータ９1のＣに
アンドゲート４の出力CLRを導入し、２段目の
インバータ９2のＣにアンドゲート３の出力
Ｃを導入するようになつている。各インバータ９
１，９2の出力端にはプルアツプ抵抗R1，R2が接
続されている。
いま、両インバータ９1，９2のＣに信号が加
えられないときは、入力信号は２回反転して元の
信号と同じ信号となつて出力される。ここで、１
段目のインバータ９1のＣにアンドゲート４か
らのクリア信号CLRが加わると、インバータ９1
の出力端がハイインピーダンスとなり、プルアツ
プ抵抗R1により出力「１」となる。この出力
「１」は２段目のインバータ９2に供給されて反転
され、「０」となつて出力される。また、２段目
のインバータ９2のＣにアンドゲート３からの
ＯＣ信号が加わると、１段目のインバータ９1の
出力値にかかわらず、その出力端がハイ・インピ
ーダンスとなり、プルアツプ抵抗R2により出力
「１」となる。
えられないときは、入力信号は２回反転して元の
信号と同じ信号となつて出力される。ここで、１
段目のインバータ９1のＣにアンドゲート４か
らのクリア信号CLRが加わると、インバータ９1
の出力端がハイインピーダンスとなり、プルアツ
プ抵抗R1により出力「１」となる。この出力
「１」は２段目のインバータ９2に供給されて反転
され、「０」となつて出力される。また、２段目
のインバータ９2のＣにアンドゲート３からの
ＯＣ信号が加わると、１段目のインバータ９1の
出力値にかかわらず、その出力端がハイ・インピ
ーダンスとなり、プルアツプ抵抗R2により出力
「１」となる。
この第２図において、上記(1)項の処理の場合、
すなわち、クロマ信号１ａと輝度信号１ｂが加算
器１に加えられ、その加算結果がすげかえ回路９
に転送される。この状態において、加算結果がオ
ーバフローしていれば、キヤリ出力Ｃがアンド
ゲート３の第２入力端に加えられ、アンドゲート
３はインバータ２を通過したクロマ信号１ａが正
ならば、加算結果がオーバフローしているとして
判定し、すげかえ回路９の出力コントロール端子
ＯＣを制御して、このすげかえ回路９をハイイン
ピーダンスにする。これにより、上記(1)項の処理
を実現し、加算結果をオール「１」におきかえ
る。
すなわち、クロマ信号１ａと輝度信号１ｂが加算
器１に加えられ、その加算結果がすげかえ回路９
に転送される。この状態において、加算結果がオ
ーバフローしていれば、キヤリ出力Ｃがアンド
ゲート３の第２入力端に加えられ、アンドゲート
３はインバータ２を通過したクロマ信号１ａが正
ならば、加算結果がオーバフローしているとして
判定し、すげかえ回路９の出力コントロール端子
ＯＣを制御して、このすげかえ回路９をハイイン
ピーダンスにする。これにより、上記(1)項の処理
を実現し、加算結果をオール「１」におきかえ
る。
また、クロマ信号１ａが負で、加算器１のキヤ
リ出力Ｃが「０」ならば、アンドゲート４はイ
ンバータ５を通したこのキヤリ出力Ｃとクロマ
信号１ａのMSBとのアンドをとり、すげかえ回
路９のクリア端子CLRを制御し、加算器１の加
算結果を定数Ｎ（20）におきかえる代わりに、す
げかえ回路９の出力を０にする。かくして、上記
(3)項の処理を実現する。
リ出力Ｃが「０」ならば、アンドゲート４はイ
ンバータ５を通したこのキヤリ出力Ｃとクロマ
信号１ａのMSBとのアンドをとり、すげかえ回
路９のクリア端子CLRを制御し、加算器１の加
算結果を定数Ｎ（20）におきかえる代わりに、す
げかえ回路９の出力を０にする。かくして、上記
(3)項の処理を実現する。
なお、上記第１図および第２図の実施例のいず
れの場合にも、上記(1)項、(3)項の判定をそれぞれ
アンドゲート３、アンドゲート４で行なうように
しているが、この発明はこれに限定されるもので
はなく、第３図および第４図に示すようにしても
よい。
れの場合にも、上記(1)項、(3)項の判定をそれぞれ
アンドゲート３、アンドゲート４で行なうように
しているが、この発明はこれに限定されるもので
はなく、第３図および第４図に示すようにしても
よい。
すなわち、上記(1)項の処理を行うに際し、加算
結果のオーバフローの判定は第３図に示すような
回路を使用してもよい。
結果のオーバフローの判定は第３図に示すような
回路を使用してもよい。
第３図は３入力のアンドゲート１０を使用し、
その第１入力端には輝度信号１ｂのMSBを導入
し、第２入力端にはインバータ１１を介してクロ
マ信号１ａのMSBを導入し、第３入力端にはイ
ンバータ１２を介して、加算器１の出力１ｃの
MBを入力するようにし、アンドゲート１０の出
力をセレクタ６あるいすげかえ回路９の出力コン
トロール端子Ｃに送出するようになつている。
その第１入力端には輝度信号１ｂのMSBを導入
し、第２入力端にはインバータ１１を介してクロ
マ信号１ａのMSBを導入し、第３入力端にはイ
ンバータ１２を介して、加算器１の出力１ｃの
MBを入力するようにし、アンドゲート１０の出
力をセレクタ６あるいすげかえ回路９の出力コン
トロール端子Ｃに送出するようになつている。
この場合、輝度信号１ｂのMSBが「１」で、
クロマ信号１ａのMSBが「０」で、かつ加算器
１の出力１ｃのMSBが「０」の場合にオーバフ
ローとして、アンドゲート１０が判定するように
している。
クロマ信号１ａのMSBが「０」で、かつ加算器
１の出力１ｃのMSBが「０」の場合にオーバフ
ローとして、アンドゲート１０が判定するように
している。
また上記(3)項の処理、すなわち、加算器１の加
算結果がアンダーフローであると判定する手段と
しては、第４図にす回路を使用してもよい。この
第４図において、３入力のアンドゲート１３の第
１入力端には、インバータ１４を介して輝度信号
１ｂのMSBが入力し、第２入力端にはクロマ信
号１ａのMSBが入力し、第３入力端には加算器
１の出力１ｃのMSBが入力するようにし、アン
ドゲート１３の出力を第１図のセレクタ６のセレ
クト端子SEあるいは第２図のすげかえ回路９の
クリア端子CLRに転送するようにしてもよい。
算結果がアンダーフローであると判定する手段と
しては、第４図にす回路を使用してもよい。この
第４図において、３入力のアンドゲート１３の第
１入力端には、インバータ１４を介して輝度信号
１ｂのMSBが入力し、第２入力端にはクロマ信
号１ａのMSBが入力し、第３入力端には加算器
１の出力１ｃのMSBが入力するようにし、アン
ドゲート１３の出力を第１図のセレクタ６のセレ
クト端子SEあるいは第２図のすげかえ回路９の
クリア端子CLRに転送するようにしてもよい。
この場合、アンダフローの判定は、輝度信号１
ｂのMSBが「０」で、クロマ信号１ａのMSBが
「１」で、かつ加算器１の出力１ｃのMSBが
「１」であると、アンダーフローとして判定し、
セレクタ６において、加算結果を定数Ｎにおきか
えるか、あるいはすげかえ回路９において出力を
０にする。
ｂのMSBが「０」で、クロマ信号１ａのMSBが
「１」で、かつ加算器１の出力１ｃのMSBが
「１」であると、アンダーフローとして判定し、
セレクタ６において、加算結果を定数Ｎにおきか
えるか、あるいはすげかえ回路９において出力を
０にする。
以上のよう、この発明のデイジタル・クリツプ
回路によれば、クロマ信号と輝度信号の加算結果
がオーバフローであるかあるいはアンダフローで
あるか判定し、加算結果がオーバフローあるいは
アンダフローであると判定された場合にはこの加
算結果を他の値におきかえるようにしたので、簡
単な回路構成でクロマ信号と輝度信号の加算に際
し、符号なし加算器でもデイジタル的に加算器の
出力の信号レベルを適正範囲にクリツプすること
が可能となる。
回路によれば、クロマ信号と輝度信号の加算結果
がオーバフローであるかあるいはアンダフローで
あるか判定し、加算結果がオーバフローあるいは
アンダフローであると判定された場合にはこの加
算結果を他の値におきかえるようにしたので、簡
単な回路構成でクロマ信号と輝度信号の加算に際
し、符号なし加算器でもデイジタル的に加算器の
出力の信号レベルを適正範囲にクリツプすること
が可能となる。
第１図この発明のデイジタル・クリツプ回路の
一実施例の構成を示すブロツク図、第２図はこの
発明のデイジタル・クリツプ回路の他の実施例の
構成を示すブロツク図、第３図はこの発明デイジ
タル・クリツプ回路における加算結果のオーバフ
ローを判定する回路の他の実施例を示すブロツク
図、第４図この発明のデイジタル・クリツプ回路
における加算結果のアンダーフローを判定する回
路の他の実施例を示すブロツク図である。 １……加算器、２，５，１１，１２，，１４…
…インバータ、３，４，１０，１３……アンドゲ
ート、６……セレクタ、７……比較器、９……す
げかえ回路。
一実施例の構成を示すブロツク図、第２図はこの
発明のデイジタル・クリツプ回路の他の実施例の
構成を示すブロツク図、第３図はこの発明デイジ
タル・クリツプ回路における加算結果のオーバフ
ローを判定する回路の他の実施例を示すブロツク
図、第４図この発明のデイジタル・クリツプ回路
における加算結果のアンダーフローを判定する回
路の他の実施例を示すブロツク図である。 １……加算器、２，５，１１，１２，，１４…
…インバータ、３，４，１０，１３……アンドゲ
ート、６……セレクタ、７……比較器、９……す
げかえ回路。
Claims (1)
- １ クロマ信号と輝度信号を加算する加算器１
と、この加算器１の加算結果が有効範囲をオーバ
ーフローしているか否かを判定する第１の判定手
段２，３または１０，１１，１２と、上記加算器
の加算結果が有効範囲をアンダーフローしている
か否かを判定する第２の判定手段４，５または１
３，１４と、上記第１の判定手段２，３または１
０，１１，１２が上記加算結果をオーバーフロー
として判定したとき上記加算結果を上記有効範囲
の最大値におきかえ、上記第２の判定手段４，５
または１３，１４が上記加算結果をアンダーフロ
ーとして判定したとき上記加算結果を上記有効範
囲の最小値におきかえる回路６または９とからな
るデイジタル・クリツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359880A JPS5718181A (en) | 1980-07-09 | 1980-07-09 | Digital clipping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359880A JPS5718181A (en) | 1980-07-09 | 1980-07-09 | Digital clipping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718181A JPS5718181A (en) | 1982-01-29 |
| JPH029754B2 true JPH029754B2 (ja) | 1990-03-05 |
Family
ID=14086744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359880A Granted JPS5718181A (en) | 1980-07-09 | 1980-07-09 | Digital clipping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5718181A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034666A (en) * | 1990-04-13 | 1991-07-23 | Thomson Consumer Electronics, Inc. | Power supply for an electrode of a CRT |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1460911A (en) * | 1973-03-20 | 1977-01-06 | Rca Corp | Colour picture and sound record and recording/playback apparatus and methods therefor |
| JPS581867B2 (ja) * | 1975-01-22 | 1983-01-13 | 株式会社日立製作所 | デイジタルホワイトクリツプカイロ |
| JPS586348B2 (ja) * | 1975-05-06 | 1983-02-04 | 日本電気株式会社 | エイゾウシンゴウクリツパカイロ |
| GB1582984A (en) * | 1976-08-09 | 1981-01-21 | Rca Corp | Video signal recording systems |
-
1980
- 1980-07-09 JP JP9359880A patent/JPS5718181A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718181A (en) | 1982-01-29 |
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