JPH0298751A - トレーサ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挾１υ［団 本発明はトレーサ制御回路に関し、特に情報処理装置の
内部状態を記録するためのトレーサ制御回路に関する。

従来技術 １−レーザとは一般に、情報処理装置の内部・情報を逐
次記録しておき、障害の発生時や内部動作の解析時に装
置の内部動作履歴に関する詳細情報を提供するために設
けられる手段のことをいう、第２図に従来のトレーサの
基本的な構成を示す。

第２図においては、２１はｌ・レーザベースアドレスレ
ジスタ、２２はトレースデータ記録用のＲＡＭである。

トレーサベースアドレスレジスタ２１は、書込み／続出
しアドレス指定情報ｊに応答して、１マシンサイクル毎
に書込アドレスｇを＋１するものである。

トレースデータ記録用のＲＡＭ２２は、トレーサベース
アドレスレジスタ２１により指定されな書込アドレスρ
に装置内各部からのデータｋを記憶するものである。な
お、ｍは読出しデータである。

かかる構成において、アドレス指定情報ｊがトレーサベ
ースアドレスレジスタ２１に格納されると、トレースデ
ータ記録用のＲＡＭ２２に入力されている書込アドレス
ｐが１マシンサイクル毎にモエされ、データｋが次々に
トレースされていくことになる。

すなわち、記録の対象となるデータｋが装置内各部から
収集されＲＡＭ２２に書込まれるが、ＲＡＭ２２への書
込みアドレスｇは全データ共通であるため、同時にトレ
ーサへ送られたデータにはすべてＲＡＭ２２の同じアド
レスに書込まれていた。

上述のような方式によれば、全トレースデータの同時性
が保たれるため、装置の内部状態を全体的に把握できる
という特徴がある。

一方、パイプライン方式を採用している情報処理装置に
おいてはパイプラインのあるステージを占める情報は基
本的には次のクロックでそのまま次のステージへと持回
られるので、毎タロツク全ステージの情報をトレースす
る必要がなく、ある１つのステージだけからデータを抽
出して記録する方法がとられる場合がある。

このような場合に、従来の方式では上述のようにして採
取されたパイプラインの一断面の情報と、装置内のパイ
プライン以外の゛部分からの情報との間の時間関係が一
定でないため、トレーサに記録されたデータの解析が非
常に難しいものとなっていた。

すなわち、トレーサのあるアドレスのデータを読出した
際に、パイプラインからのデータについてはそのまま読
めば良いが、そのステージにある命令やリクエストが引
起こしたパイプライン外の部分の動作を知るためにはト
レーサの別のアドレスのデータを参照しなければならな
いという問題があった。

また、タイミングの異なるデータを同じアドレスへ書込
むために一部のデータを遅らせる方法を取れば、そのた
めのハードウェア量がデータのビット数に比例して増大
するという欠点があった。

さらにまた、パイプラインの同じステージからの信号に
もかかわらず伝播遅延時間の制約等のためやむを得ずｌ
マシンサイクル遅らせてトレーサへ送られるものがある
場合にも、上述のような不都合が発生するという欠点が
あった。

九匪血旦旬 本発明の目的は、データを読出した際の解析が容易にな
るトレーサ制御回路を提供することである。

光重しと」戒 本発明のトレーサ制御回路は、パイプライン方式の情報
処理装置の特定ステージにおける命令に関するあるマシ
ンサイクル時の第１のデータ及びその後のマシンサイク
ル時の第２のデータをトレースメモリに順次記憶するよ
うにしたトレーサ制御回路であって、前記第１及び第２
のデータを夫々格納する第１及び第２の記憶手段と、こ
れら記憶手段に対して同一のアドレスを発生する第１の
アドレス発生手段と、これら記憶手段に対して所定値だ
けずれた第１及び第２のアドレスを発生する第２のアド
レス発生手段と、前記記憶手段の書込み読出し指令に応
じて前記第１及び第２のアドレス発生手段の出力を選択
的に前記第１及び第２の記憶手段へ供給するアドレス選
択手段とを有することを特徴とする。

Ｘ崖ゴ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるトレーサ制御回路の一実施例の構
成を示すブロック図である０図において、本発明の一実
施例によるトレーサ制御回路は、トレーサベースアドレ
スレジスタ１４と、ＲＡＭ　１１〜１３と、セレクタ１
５及び１６とを含んで構成されている。

トレースデータｂはパイプラインの特定のステージから
収集され記憶部のＲＡＭ１１へ送られるが、データＣは
１マシンサイクル前に該特定ステージに存在した命令あ
るいはリクエストによって引起こされた動作に関する情
報であり、記憶部のＲＡＭ　Ｌ　２に送られる。また、
他のデータｄも同様に２マシンサイクル前の命令または
リクエストに密着した情報であり、記憶部１３に送られ
るものとする。

このようなタイミングの異なる３種類のデータを夫々異
な−）たアドレスへ記録するために、トレースデータの
記憶部はＲＡＭＩＩ、１２．及び１３の３つの部分から
構成されており、各データはそのタイミングによって３
つのＲＡＭ１１〜１３のうちのいずれかに破りつけられ
る。すなわち、パイプラインからのデータはｒｔＡＭｌ
ｌに、１マシンサイクル遅れのデータはＲＡＭ１２に、
２マシンサイクル遅れのデータはＲＡＭ１３に、夫々入
力されることになる。

かかる構成において、通常のトレース中すなわちＲＡＭ
１１〜１３へのデータ書込み時における動作について説
明する。まず、ＲＡＭＩＩにはアドレス指定信号ａの入
力により、トレーサベースアドレスレジスタ１４に格納
されているアドレスがそのまま与えられる。このとき、
読出し／書込み（Ｒ／Ｗ）切換信号ｅによりＲＡＭ１２
には＝１減算器１７によってそのアドレスから１だけ減
算したアドレス、ＲＡＭ　Ｌ　３には一２減算器１８に
よって２だけ減算したアドレスが、夫々セレクタ１５．
１６によって選択され与えられる。そして、各ＲＡＭＩ
Ｉ〜１３へのデータの書込みは、トレーサベースアドレ
スレジスタ１４の内容を１マシンサイクル毎に十１しな
がら行われる。

このように制御することによって２ある命令またはリク
エストが引起こした動作、たとえば主記憶装置へのアク
セスなどの情報は、それが発生ずるタイミングによらず
同一のアドレスに書込みことが可能となる。同様に、そ
の命令またはリクエストが他のステージで引起こす動作
に関する情報群らずべて共通のアドレスに書込むことが
できるのである。

次に、上述のようにして書込まれたデータを読出す場合
には読出し／／゛書込み切換信号ｅによりセレクタ１５
．１６においてトレーサベースアドレスレジスタ１４か
ら送られたアドレスの方を選択することによってすべて
のＲＡＭ１１〜１３に同じアドレスが与えられて読出し
データｆ、ｇ、ｈが夫々出力される。このように制御す
ることによって、ある命令またはリクエストに関する情
報を一度に読出ずことができるのである。

また、他の実施例として、セレクタ１５及び１６の制御
を逆にしたものが考えられる。すなわち、書込みの際に
は従来通りすべてのデータを同じアドレスに書込んでお
き、読出しの際に一部のアドレスに対して１または２を
加算すれば、上記と同様の効果を得ることができること
になる。

この場合の構成は、第３図に示されているように、第】
図における一１減算器１７及び−２減算器１８を夫々＋
１．±２の加算器に置換えたものとすれば良い。

１肌立夏１ 以上説明したように本発明は、記憶部へのアドレスを操
作して、相互にタイミングが異なるが論理的には密接に
関連したデータを同じアドレスに書込むことにより、デ
ータを読出した際のトレースデータの解析が容易になる
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるｌ〜レレー制御回路の構
成を示すブロック図、第２図は従来のトレーサの構成を
示ずブロツク図、第３図は本発明の池の実施例によるト
レーサ制御回路の構成を示すブロック図である。 主要部分の符号の説明 １１〜１３・・・・・・ＲＡＭ １４・・・・・・ｌ・レーサベースアドレスレジスタ １．５．１６・・・・・・セレクタ １７・・・・・・−１減算器 １８・・・・・・−２減算器

Claims (1)

【特許請求の範囲】
1. （１）パイプライン方式の情報処理装置の特定ステージ
   における命令に関するあるマシンサイクル時の第１のデ
   ータ及びその後のマシンサイクル時の第２のデータをト
   レースメモリに順次記憶するようにしたトレーサ制御回
   路であって、前記第１及び第２のデータを夫々格納する
   第１及び第２の記憶手段と、これら記憶手段に対して同
   一のアドレスを発生する第１のアドレス発生手段と、こ
   れら記憶手段に対して所定値だけずれた第１及び第２の
   アドレスを発生する第２のアドレス発生手段と、前記記
   憶手段の書込み読出し指令に応じて前記第１及び第２の
   アドレス発生手段の出力を選択的に前記第１及び第２の
   記憶手段へ供給するアドレス選択手段とを有することを
   特徴とするトレーサ制御回路。