JPH03100806A - データ処理方法及び入出力装置 - Google Patents
データ処理方法及び入出力装置Info
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- JPH03100806A JPH03100806A JP1237251A JP23725189A JPH03100806A JP H03100806 A JPH03100806 A JP H03100806A JP 1237251 A JP1237251 A JP 1237251A JP 23725189 A JP23725189 A JP 23725189A JP H03100806 A JPH03100806 A JP H03100806A
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、受信データの処理、特に、受信データの先頭
を優先的に処理するデータ処理方法及び入出力装置に関
する。
を優先的に処理するデータ処理方法及び入出力装置に関
する。
プログラマブルコントローラは、入出力装置を介して制
御対象を制御する。入出力装置は、プログラマブルコン
トローラと制御対象との間にあって、プログラマブルコ
ントローラからの出力データの受信そして制御対象への
出力を行うこと、制御対象からのデータの受信そしてプ
ログラマブルコントローラへの出力を行うこと、の機能
を持つ。
御対象を制御する。入出力装置は、プログラマブルコン
トローラと制御対象との間にあって、プログラマブルコ
ントローラからの出力データの受信そして制御対象への
出力を行うこと、制御対象からのデータの受信そしてプ
ログラマブルコントローラへの出力を行うこと、の機能
を持つ。
かかる入出力装置をコンピユータ化する動きがある。イ
ンテリジェント入出力装置と呼ばれる。
ンテリジェント入出力装置と呼ばれる。
インテリジェント入出力装置は、上記本来の機能の他に
、各種の潜在的な処理能力を持つ。そこで、 （ｉ）プログラマブルコントローラと制御対象との間に
あってのデータの送受信を行わせる以外に、プログラマ
ブルコントローラの本来の持つ処理機能の一部を分担さ
せたい、また、ＰＩｌｏで使用するプログラム作成処理
機能や更に各種の付加価値を生ず処理機能を分担させた
い。
、各種の潜在的な処理能力を持つ。そこで、 （ｉ）プログラマブルコントローラと制御対象との間に
あってのデータの送受信を行わせる以外に、プログラマ
ブルコントローラの本来の持つ処理機能の一部を分担さ
せたい、また、ＰＩｌｏで使用するプログラム作成処理
機能や更に各種の付加価値を生ず処理機能を分担させた
い。
（…）プログラマブルコントローラとの間の送受信、制
御対象との間の送受信は相当の頻度で行われる。従って
、かかる種々の送受信のタイミングを決めたり、送受信
の順位をどうするが等の通信制御機能をインテリジェン
ト入出力装置に持たせたい。
御対象との間の送受信は相当の頻度で行われる。従って
、かかる種々の送受信のタイミングを決めたり、送受信
の順位をどうするが等の通信制御機能をインテリジェン
ト入出力装置に持たせたい。
等の要求がある。
ここで、インテリジェント入出力装置にとっての送受信
データを種類別に分けると以下になる。
データを種類別に分けると以下になる。
（ｉ）接点データ・・・これは、制御対象上のリレーに
対して出力′するビットデータ等である。短ビット長で
あり、且つ高速応答（１０〜２０＋５ｓａｃ）を必要と
するデータである。
対して出力′するビットデータ等である。短ビット長で
あり、且つ高速応答（１０〜２０＋５ｓａｃ）を必要と
するデータである。
（…）制御指令・・・サーボの位置指令等の各種制御指
令が存在する。短ビット長（１バイト〜４バイト）であ
り、高速応答（１ｗｅｓｅｃ” １０１ｓｅｃ）を必要
とするデータである。
令が存在する。短ビット長（１バイト〜４バイト）であ
り、高速応答（１ｗｅｓｅｃ” １０１ｓｅｃ）を必要
とするデータである。
（迅）プロセスデータ・・・温度や圧力等の入力データ
である。短文〜中文（１バイト〜数１０バイト）の長さ
であり、中速応答（１００ｍｓｅｃ〜１５ｅｃ）を必要
とするデータである。
である。短文〜中文（１バイト〜数１０バイト）の長さ
であり、中速応答（１００ｍｓｅｃ〜１５ｅｃ）を必要
とするデータである。
（９ｖ）プログラムデータ・・・動作プログラムやこれ
に相当するデータである。中文〜長文（数１０バイト〜
数にバイト）の長さであり、低速応答（１５ｅｃｘ １
０ｓｅｃ）を必要とするデータである。
に相当するデータである。中文〜長文（数１０バイト〜
数にバイト）の長さであり、低速応答（１５ｅｃｘ １
０ｓｅｃ）を必要とするデータである。
（Ｖ）管理データ・・・制御対象のステータスデータ等
である。短文（１ビツト〜数バイト）の長さであり、中
速応答（１ｓｅｃ程）を必要とするデータである。
である。短文（１ビツト〜数バイト）の長さであり、中
速応答（１ｓｅｃ程）を必要とするデータである。
（ｖｉ）診断データ・・・機器に対する停止指令等であ
る。短文（１ビツト〜数バイト）であり、高速応答（１
５ｅｃ）を必要とするデータである。
る。短文（１ビツト〜数バイト）であり、高速応答（１
５ｅｃ）を必要とするデータである。
（Ｖｌｌ）異常報知データ・・・機器に対する停止指令
等である。短文（１ビツト〜数バイト）のデータであり
、超高速応答（１ｍ５ｅｃ以下）を必要とするデータで
ある。
等である。短文（１ビツト〜数バイト）のデータであり
、超高速応答（１ｍ５ｅｃ以下）を必要とするデータで
ある。
こうした各種のデータを交通整理して送受信をしなけれ
ばならない、こうした各種のデータの送受信に関する従
来例は、ＩＥＥＥの「ネットワークＪ （Ｎｅｔｗｏ
ｒｋ）（１９８８，５月、Ｖｏｌ、２．Ｎｏ、３゜Ｐ、
５１のＦｉｇ、５）がある、この従来例は、伝送データ
に統一フォーマットで１バイト程度のコントロールデー
タ（又はヘッダとも言う、処理内容や要求応答時間等を
示すもの）を付加し、伝送データの処理に先立ってコン
トロールデータの解釈を行わせている。
ばならない、こうした各種のデータの送受信に関する従
来例は、ＩＥＥＥの「ネットワークＪ （Ｎｅｔｗｏ
ｒｋ）（１９８８，５月、Ｖｏｌ、２．Ｎｏ、３゜Ｐ、
５１のＦｉｇ、５）がある、この従来例は、伝送データ
に統一フォーマットで１バイト程度のコントロールデー
タ（又はヘッダとも言う、処理内容や要求応答時間等を
示すもの）を付加し、伝送データの処理に先立ってコン
トロールデータの解釈を行わせている。
上記従来例では、コントロールデータの解釈が通信処理
上のオーバヘッドになることが問題となる。特に、ビッ
トや短文データの場合、全データ長に対するコントロー
ルデータの占める割合が大きいため、上記オーバヘッド
が大きくなる。更に、処理緊急度の高い異常報知データ
の場合、先立って行われるコントロールデータの解釈処
理がもたらす応答遅れが問題となる。
上のオーバヘッドになることが問題となる。特に、ビッ
トや短文データの場合、全データ長に対するコントロー
ルデータの占める割合が大きいため、上記オーバヘッド
が大きくなる。更に、処理緊急度の高い異常報知データ
の場合、先立って行われるコントロールデータの解釈処
理がもたらす応答遅れが問題となる。
コントロールデータを設けず、レベルの異なる割込み信
号を用いて各種データの受信を知り、処理を行うことも
考えられるが、割込み端子を多数用いるため、ハード構
成が複雑化する。
号を用いて各種データの受信を知り、処理を行うことも
考えられるが、割込み端子を多数用いるため、ハード構
成が複雑化する。
また総てのデータを着信順に逐次処理することもできる
が、長文データの後に高応答が必要なデ・−タが通信さ
れた場合、このデータの処理に所望の応答が保証できな
い場合があることが問題となる。
が、長文データの後に高応答が必要なデ・−タが通信さ
れた場合、このデータの処理に所望の応答が保証できな
い場合があることが問題となる。
本発明の目的は、それぞれ要求される応答の範囲内で、
データの受信・解釈・実行処理をオーバヘッドのない簡
易な構成で行う、データ処理方法及びプロセス入出力装
置を提供することになる。
データの受信・解釈・実行処理をオーバヘッドのない簡
易な構成で行う、データ処理方法及びプロセス入出力装
置を提供することになる。
本発明は、受信データの先頭から一定長を機械的に即時
処理し、それ以降をプロセッサの空き時間で処理するこ
ととした。
処理し、それ以降をプロセッサの空き時間で処理するこ
ととした。
本発明によれば、受信データの先頭から一定長を機械的
に即時処理し、それ以降をプロセッサの空き時間で処理
する。
に即時処理し、それ以降をプロセッサの空き時間で処理
する。
第２図は、プログラマブルコントロールシステムを示す
図である。このプログラマブルコントロールシステムは
、ｐｃ （プログラマブルコントローラ）１．ＰＩｌｏ
（インテリジェント人出方装！り３．制御対象３．マ
ンマシン装置２より成る。
図である。このプログラマブルコントロールシステムは
、ｐｃ （プログラマブルコントローラ）１．ＰＩｌｏ
（インテリジェント人出方装！り３．制御対象３．マ
ンマシン装置２より成る。
ＰＣＩは、プログラムによって動作するシーケンスコン
トローラであり、このプログラムは、マンマシン装置２
との間で形成される場合もある。ＰＩｌｏ３は、コンピ
ュータを内蔵する入出力装置であり、ＰＣＩとの間での
データの送受信、制御対象４との間のデータの送受信、
及びその他の各種処理を行う。
トローラであり、このプログラムは、マンマシン装置２
との間で形成される場合もある。ＰＩｌｏ３は、コンピ
ュータを内蔵する入出力装置であり、ＰＣＩとの間での
データの送受信、制御対象４との間のデータの送受信、
及びその他の各種処理を行う。
第３図は、２個（７３ＰＣ５，６を有し、ＰＯ２はＰｒ
２Ｏ３を介して制御対象９の制御を行い、ＰＯ２はＰｒ
１Ｏ８を介して制御対象９の制御を行う。マンマシン装
置等の外部装置１４，１５は、Ｐｒ２Ｏ３，９の内蔵Ｃ
ＰＵとの間でプログラムの作成や各種の指令作成を行う
、このマンマシン装置等の外部装置１４．１５との送受
信はＰｒ２Ｏ３の本来の機能にとっては付加的機能では
あるが、送受信を伴う故に、この処理をどうするかはＰ
Ｉｌｏにとっては重要である。
２Ｏ３を介して制御対象９の制御を行い、ＰＯ２はＰｒ
１Ｏ８を介して制御対象９の制御を行う。マンマシン装
置等の外部装置１４，１５は、Ｐｒ２Ｏ３，９の内蔵Ｃ
ＰＵとの間でプログラムの作成や各種の指令作成を行う
、このマンマシン装置等の外部装置１４．１５との送受
信はＰｒ２Ｏ３の本来の機能にとっては付加的機能では
あるが、送受信を伴う故に、この処理をどうするかはＰ
Ｉｌｏにとっては重要である。
更に、第３図で、ＰＯ２とＰＯ２とは、互いに、データ
の交信を行う。これによって、制御対象９と１０とに称
して協調制御を行わせることができる。
の交信を行う。これによって、制御対象９と１０とに称
して協調制御を行わせることができる。
第１図は、第３図対応での本発明の実施例図を示す、こ
の実施例は、第３図のＰＯ２，ＰＩｌｏ。
の実施例は、第３図のＰＯ２，ＰＩｌｏ。
制御対象９とより成る左側のＰＣシステムに係る。
更に、この実施例は、モジュール化されている点に特徴
を有する。即ち、ｐｃｓは、ＣＰＵモジュール５１と通
信モジュール５１とより構成しくその他の附属モジュー
ルもありうる。点線部）、Ｐｒ２Ｏ３は、出力モジュー
ル７０．入力モジユール７１゜コンピュータモジュール
（ＣＰＵモジュール）７２より構成する。コンピュータ
モジュール７２は外部装置１１４に回線１１７を介して
接続してなる。コンピュータモジュール７２内に出方モ
ジュール７ｏ、入力モジュール７１を含ませてもよい。
を有する。即ち、ｐｃｓは、ＣＰＵモジュール５１と通
信モジュール５１とより構成しくその他の附属モジュー
ルもありうる。点線部）、Ｐｒ２Ｏ３は、出力モジュー
ル７０．入力モジユール７１゜コンピュータモジュール
（ＣＰＵモジュール）７２より構成する。コンピュータ
モジュール７２は外部装置１１４に回線１１７を介して
接続してなる。コンピュータモジュール７２内に出方モ
ジュール７ｏ、入力モジュール７１を含ませてもよい。
ＰＯ２（７）ＣＰＵ−Ｔ−ジュール５１は、ｐｃ本来の
各種の処理を行う、この各種の処理内容は以下である。
各種の処理を行う、この各種の処理内容は以下である。
（ｉ）シーケンス制御演算を実行すること、（…）他の
モジュールの管理を行うこと、（■）出力モジュール１
０４．入力モジユール１０５等を介して制御対象９に付
する入出力処理を行うこと、 （ｆｖ）マンマシン装Ｒ（ツール） １１にユーザが入
力したプログラムを受は取ったりモニタ用のデータをマ
ンマシン装置１１に送信したりする処理を行うこと。
モジュールの管理を行うこと、（■）出力モジュール１
０４．入力モジユール１０５等を介して制御対象９に付
する入出力処理を行うこと、 （ｆｖ）マンマシン装Ｒ（ツール） １１にユーザが入
力したプログラムを受は取ったりモニタ用のデータをマ
ンマシン装置１１に送信したりする処理を行うこと。
（Ｖ）通信モジュール５２を介してＰＯ２がらの制御デ
ータを受は取り、協調制御処理等を行うこと。
ータを受は取り、協調制御処理等を行うこと。
制御対象９は１種々の態様を持つが、第１図では、２つ
のリレー９０．９１．２つの接点９２，９３．その他の
被制御対象機器群９４を持つとした。これは。
のリレー９０．９１．２つの接点９２，９３．その他の
被制御対象機器群９４を持つとした。これは。
説明のための一例である。出力モジュール７０は、リレ
ー９０．９１へ励磁又は非励磁の制御指令を発生し、入
力モジュール７１は、接点９２．９３の情報（ＯＮ又は
０ＦＦ）を取込む、これらの入出力指令は。
ー９０．９１へ励磁又は非励磁の制御指令を発生し、入
力モジュール７１は、接点９２．９３の情報（ＯＮ又は
０ＦＦ）を取込む、これらの入出力指令は。
モジュール７２が指令する。更に、モジュール７２は、
被制御対象機器群９４との間で、制御指令を送ったり、
情報を取り込んだりする。更に、モジュール７２は、サ
ーボ制御やＰＩＤ制御等の複雑な数値演算を行う。
被制御対象機器群９４との間で、制御指令を送ったり、
情報を取り込んだりする。更に、モジュール７２は、サ
ーボ制御やＰＩＤ制御等の複雑な数値演算を行う。
第１図のコンピュータモジュール７２の詳細実施例を第
４図に示す。プロセッサ２０２はシステムＲＯＭ ２０
３の内容に従って動作し、プログラムＲＡＭ２０４に蓄
えられた制御プログラムを実行する。
４図に示す。プロセッサ２０２はシステムＲＯＭ ２０
３の内容に従って動作し、プログラムＲＡＭ２０４に蓄
えられた制御プログラムを実行する。
実行中必要に応じてデータＲＡ Ｍ ２０５の内容の読
み出し、更新を行う、 ＤＭＡＣ（Ｄｉｎａ■ｉｃ Ｍ
ｅ＋＊ｏｒｙＡｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）
２０６は、バス２０９を介したデータの伝送をプロセッ
サ２０２に代わって制御する。バス２０９は各構成要素
を結ぶデータ伝送路であるばかりでなく、適当なインタ
フェースを介して他のモジュールのバスとも接続される
。シリアルＩ ／ Ｆ ２０７は、シリアル伝送線（た
とえばＲ５−２３２Ｇ） １１７を介してマンマシン装
置や、その他の外部機器１４との間でデータ伝送を行う
、プロセッサ２０２に設けられたｌＮＴｌ、ｌＮＴ２は
外部割込み端子で、これらに対応してプロセッサ２０２
゜の割込み処理が起動される。ｌＮＴ１には外部機器か
らのデータ受信を開始したことを、シリアルＩ ／ Ｆ
２０７が報知する信号を割付け、一方ＩＮＴ２には、
後述する。処理切替えタイミング設定手段２０８により
作られた処理切替えタイミングを示す信号を割付ける。
み出し、更新を行う、 ＤＭＡＣ（Ｄｉｎａ■ｉｃ Ｍ
ｅ＋＊ｏｒｙＡｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）
２０６は、バス２０９を介したデータの伝送をプロセッ
サ２０２に代わって制御する。バス２０９は各構成要素
を結ぶデータ伝送路であるばかりでなく、適当なインタ
フェースを介して他のモジュールのバスとも接続される
。シリアルＩ ／ Ｆ ２０７は、シリアル伝送線（た
とえばＲ５−２３２Ｇ） １１７を介してマンマシン装
置や、その他の外部機器１４との間でデータ伝送を行う
、プロセッサ２０２に設けられたｌＮＴｌ、ｌＮＴ２は
外部割込み端子で、これらに対応してプロセッサ２０２
゜の割込み処理が起動される。ｌＮＴ１には外部機器か
らのデータ受信を開始したことを、シリアルＩ ／ Ｆ
２０７が報知する信号を割付け、一方ＩＮＴ２には、
後述する。処理切替えタイミング設定手段２０８により
作られた処理切替えタイミングを示す信号を割付ける。
すなわちシリアル伝送線１１７を通して外部からデータ
が伝送されると、シリアルＩ ／ Ｆ ２０７は受信動
作を開始したことを信号線２１１によりプロセッサ２０
２に伝える。プロセッサ２０２は、これを割込み信号と
してｌＮＴｌにより受付ける。伝送線としては、ＧＰＩ
Ｂのようなパラレル線でも良く、この場合には２０７は
パラレルＩ／Ｆとなる。
が伝送されると、シリアルＩ ／ Ｆ ２０７は受信動
作を開始したことを信号線２１１によりプロセッサ２０
２に伝える。プロセッサ２０２は、これを割込み信号と
してｌＮＴｌにより受付ける。伝送線としては、ＧＰＩ
Ｂのようなパラレル線でも良く、この場合には２０７は
パラレルＩ／Ｆとなる。
本発明において新たに付加した処理切替えタイミング設
定手段２０８は、伝送路１１７を介して取り込んだデー
タ数をカウントし、一定数に達した後、これを示す信号
を信号線２１３を通してプロセッサ２０２に伝える０語
数は例えばバイト単位でカウントされる。
定手段２０８は、伝送路１１７を介して取り込んだデー
タ数をカウントし、一定数に達した後、これを示す信号
を信号線２１３を通してプロセッサ２０２に伝える０語
数は例えばバイト単位でカウントされる。
シリアルＩ ／ Ｆ ２０７を介したデータ伝送には、
プロセッサ２０２がデータを外部へ送信する場合と、逆
に外部からのデータを受信する場合とがある。
プロセッサ２０２がデータを外部へ送信する場合と、逆
に外部からのデータを受信する場合とがある。
これらはいずれも信号線１１７を通して行われるが、プ
ロセッサ２０２の受信処理が起動されるのは、プロセッ
サ２０２が外部からのデータを受信する場合のみであり
、処理切替えタイミング設定手段２０８は、このときに
限り上記処理を行う、信号線２１２は、シリアルＩ／Ｆ
で確認したデータの伝送方向を処理切替えタイミング設
定手段２０８に伝えるために設けられ、処理切替えタイ
ミング設定手段２０８は、信号線１１７からデータ入力
が開始されたタイミングで信号線２０２を検出し、この
結果で上記処理を行うかどうかを判定する。
ロセッサ２０２の受信処理が起動されるのは、プロセッ
サ２０２が外部からのデータを受信する場合のみであり
、処理切替えタイミング設定手段２０８は、このときに
限り上記処理を行う、信号線２１２は、シリアルＩ／Ｆ
で確認したデータの伝送方向を処理切替えタイミング設
定手段２０８に伝えるために設けられ、処理切替えタイ
ミング設定手段２０８は、信号線１１７からデータ入力
が開始されたタイミングで信号線２０２を検出し、この
結果で上記処理を行うかどうかを判定する。
外部装置１４は、ＰＩｌｏにとっての本来の外部装置で
はなく （ＣＰＣや制御対象とは異なるとの意）、新た
に付加したものである。従って、ＰＩ７０本来の処理と
、この外部装置１４との送受信、処理とがぶつかった時
にどうするかが問題となるる本実施例では、Ｉ ／ Ｆ
２０７を介しての回線１１７よりのデータ受信があっ
た場合は、データ設定手段２１０の一定長のデータを割
込みをかけて優先的に取込み処理を行わせ、この一定長
データの処理終了後に、割込み時のＰＩ１０本来の処理
に戻らせることとした。そしてこの本来の処理終了後の
空き時間に一定長データ以外の残りデータを処理せしめ
ることとした。
はなく （ＣＰＣや制御対象とは異なるとの意）、新た
に付加したものである。従って、ＰＩ７０本来の処理と
、この外部装置１４との送受信、処理とがぶつかった時
にどうするかが問題となるる本実施例では、Ｉ ／ Ｆ
２０７を介しての回線１１７よりのデータ受信があっ
た場合は、データ設定手段２１０の一定長のデータを割
込みをかけて優先的に取込み処理を行わせ、この一定長
データの処理終了後に、割込み時のＰＩ１０本来の処理
に戻らせることとした。そしてこの本来の処理終了後の
空き時間に一定長データ以外の残りデータを処理せしめ
ることとした。
データ長設定手段２１０には、信号線２１３に信号を出
力するまでに受信されるべきデータ数が、ユーザにより
セットされる。データ長設定手段は、デイツプスイッチ
等により簡単に構成できる。
力するまでに受信されるべきデータ数が、ユーザにより
セットされる。データ長設定手段は、デイツプスイッチ
等により簡単に構成できる。
第５図に処理切替えタイミング設定手段口２０８が実行
するアルゴリズムを示す、処理は信号線１７１からのデ
ータ入力が開始されたタイミングでスタートされる。ま
ずＳｌでデータがシリアルインターフェース２０７への
入力データかどうかを、信号線２１２により検出する。
するアルゴリズムを示す、処理は信号線１７１からのデ
ータ入力が開始されたタイミングでスタートされる。ま
ずＳｌでデータがシリアルインターフェース２０７への
入力データかどうかを、信号線２１２により検出する。
入力データの場合。
Ｓｌでプロセッサが即時処理するデータ長を、データ長
設定手段２１０より取り込む、データ長設定手段団２１
０を設けるかわりに、データＲＡ Ｍ ２０５の適当な
エリアをデータ長設定エリアとし、ユーザがマンマシン
装置等の外部装置１４からあらかじめ設定データを書き
込んでおき、この値を取り込むことも考えられる。Ｓ３
で受信データ数をカウントし、Ｓ４で受信データ数が設
定データ数に等しいかどうかを判定する１等しくなけれ
ば８３〜Ｓ４の処理を繰返し、等しい場合には、Ｓ５で
信号線２１３に出力信号を発生させる。プロセッサ２０
２は、この信号を割込み端子ＩＮＴ２で受信する。また
Ｓｌで、データがシリアルインターフェース２０７への
入力データでない場合には、８２〜Ｓ５を行わす処理を
終了する。
設定手段２１０より取り込む、データ長設定手段団２１
０を設けるかわりに、データＲＡ Ｍ ２０５の適当な
エリアをデータ長設定エリアとし、ユーザがマンマシン
装置等の外部装置１４からあらかじめ設定データを書き
込んでおき、この値を取り込むことも考えられる。Ｓ３
で受信データ数をカウントし、Ｓ４で受信データ数が設
定データ数に等しいかどうかを判定する１等しくなけれ
ば８３〜Ｓ４の処理を繰返し、等しい場合には、Ｓ５で
信号線２１３に出力信号を発生させる。プロセッサ２０
２は、この信号を割込み端子ＩＮＴ２で受信する。また
Ｓｌで、データがシリアルインターフェース２０７への
入力データでない場合には、８２〜Ｓ５を行わす処理を
終了する。
第６図に、第５図のアルゴリズムをハード的に構成した
実施例を示す、処理タイミング設定手段２０８の構成要
素において、レジスタ４０１はデータ長設定手段２１０
で指示される値を取込み、比較器４０４へ出力する。ビ
ットデータ加算器４０２は、信号線１１７から送られて
くるシリアルデータが所定のビット数（例えば１バイト
、あるいは１ワード等）溜まるごとに、カウンタ４０３
へ信号を送る。カウンタ４０３は送られてきた信号の数
をカウントし。
実施例を示す、処理タイミング設定手段２０８の構成要
素において、レジスタ４０１はデータ長設定手段２１０
で指示される値を取込み、比較器４０４へ出力する。ビ
ットデータ加算器４０２は、信号線１１７から送られて
くるシリアルデータが所定のビット数（例えば１バイト
、あるいは１ワード等）溜まるごとに、カウンタ４０３
へ信号を送る。カウンタ４０３は送られてきた信号の数
をカウントし。
結果を比較器４０４へ出力する。比較器４０４は、レジ
スタ４０１から出力されるデータと、カウンタ４０３が
ら出力されるデータを比較し、−Ｍを検出すると信号線
２１３へ信号を出力する。プロセッサ２０２は、この信
号を割込み信号として受信する。
スタ４０１から出力されるデータと、カウンタ４０３が
ら出力されるデータを比較し、−Ｍを検出すると信号線
２１３へ信号を出力する。プロセッサ２０２は、この信
号を割込み信号として受信する。
次に第７図により信号線１１７より伝送されるデータと
信号線２１１，２１３に信号が出力されるタイミングと
の関係を示し、このときプロセッサ２０２が行う処理を
説明する。データ長の異なる３つのデータ列１〜３にお
いて、いずれも伝送開始時に（Ａ）のタイミングで信号
線２１１を介して信号が出力され、プロセッサ２０２は
、シリアルインターフェース２０７を介して受信するデ
ータの、解釈、データの指示する内容の実行処理を行う
。この後、いずれのデータ長の場合でも、受信データの
語数が一定長に達した（Ｂ）のタイミングで、信号線２
１３から信号が出力され、この信号をＩＮＴ２で受信す
ると、これに対応した割込み処理として。
信号線２１１，２１３に信号が出力されるタイミングと
の関係を示し、このときプロセッサ２０２が行う処理を
説明する。データ長の異なる３つのデータ列１〜３にお
いて、いずれも伝送開始時に（Ａ）のタイミングで信号
線２１１を介して信号が出力され、プロセッサ２０２は
、シリアルインターフェース２０７を介して受信するデ
ータの、解釈、データの指示する内容の実行処理を行う
。この後、いずれのデータ長の場合でも、受信データの
語数が一定長に達した（Ｂ）のタイミングで、信号線２
１３から信号が出力され、この信号をＩＮＴ２で受信す
ると、これに対応した割込み処理として。
プロセッサはデータ列の管理をＤ Ｍ Ａ Ｃ２０６に
行なわせ、自身はｌＮＴｌで信号を受信していた時に実
行していた処理に復帰する。残りのデータ列はデータＲ
Ａ Ｍ ２０５に蓄えられ、プロセッサ２０２は以後の
処理の開き時間に、これらの解釈、実行処理を行う、解
釈、実行処理が終了すると、プロセッサ２０２はデータ
を送信した機器に対し、信号線１０７を介して次のデー
タの受信が可能となったことを示す信号を送信する。
行なわせ、自身はｌＮＴｌで信号を受信していた時に実
行していた処理に復帰する。残りのデータ列はデータＲ
Ａ Ｍ ２０５に蓄えられ、プロセッサ２０２は以後の
処理の開き時間に、これらの解釈、実行処理を行う、解
釈、実行処理が終了すると、プロセッサ２０２はデータ
を送信した機器に対し、信号線１０７を介して次のデー
タの受信が可能となったことを示す信号を送信する。
本実施例でプロセッサ２０２は、信号線２１１，２１３
から出力される信号を、ｌＮＴｌ、ＩＮＴ２で外部割込
み信号として受信したが、プロセッサ２０２が周期的に
信号線２１１，２１３をポーリングする方式でもよい。
から出力される信号を、ｌＮＴｌ、ＩＮＴ２で外部割込
み信号として受信したが、プロセッサ２０２が周期的に
信号線２１１，２１３をポーリングする方式でもよい。
また本実施例では１本発明の適用対象をインテリジェン
トＩ１０の演算部として説明したがｃＰＵモジュール５
１の演算部や、一般の制御装置の演算にも同様の形で適
用可能である。さらにシリアルインターフェースを複数
用いて複数の外部機器と通信を行う場合でも処理切替え
タイミング設定手段をシリアルインターフェースに対応
して設置すれば、同じく本発明を適用できる。
トＩ１０の演算部として説明したがｃＰＵモジュール５
１の演算部や、一般の制御装置の演算にも同様の形で適
用可能である。さらにシリアルインターフェースを複数
用いて複数の外部機器と通信を行う場合でも処理切替え
タイミング設定手段をシリアルインターフェースに対応
して設置すれば、同じく本発明を適用できる。
本実施例の処理切替タイミング設定手段の機能は、プロ
セッサ２０２のソフトウェアで実現することもできる。
セッサ２０２のソフトウェアで実現することもできる。
このとき、第５図のアルゴリズムに相当する内容はシス
テムＲＯＭ ２０３に蓄えられ、これに従ってプロセッ
サ２０２は受信データの解釈、実行処理と並行して、受
信データ数のカウントを行い、処理の切替えを行う。
テムＲＯＭ ２０３に蓄えられ、これに従ってプロセッ
サ２０２は受信データの解釈、実行処理と並行して、受
信データ数のカウントを行い、処理の切替えを行う。
第８図に、信号線１１７を介して外部機器より入力され
るデータ列を示す、データ列６０１のフォーマットとし
て、データ長設定手段２１０で設定されるデータ長を意
識し、そのデータ長に相当するデータ６０２を、データ
の句切りとして独立した処理に対応づけておけば、処理
の切替えによりその周辺のデータを２重に処理する必要
等は発生しないため、これによる演算の無駄を防ぐこと
ができる。
るデータ列を示す、データ列６０１のフォーマットとし
て、データ長設定手段２１０で設定されるデータ長を意
識し、そのデータ長に相当するデータ６０２を、データ
の句切りとして独立した処理に対応づけておけば、処理
の切替えによりその周辺のデータを２重に処理する必要
等は発生しないため、これによる演算の無駄を防ぐこと
ができる。
設定データ数は、固定としたが可変にすることも可能で
ある。可変か否かは、データの種類やデータの混雑度、
更には、より一般的には制御対象や制御内容に応じて定
めればよい。
ある。可変か否かは、データの種類やデータの混雑度、
更には、より一般的には制御対象や制御内容に応じて定
めればよい。
更に処理切替タイミング設定手段を、プロセッサに対し
外部回路として外付けすることにより、処理切替えのた
めの演算をプロセッサに負担なく実行できる。
外部回路として外付けすることにより、処理切替えのた
めの演算をプロセッサに負担なく実行できる。
更に、外部装置のデータ受信を説明したが、ＰＩ１０本
来のｐｃとの間の送受信、制御対象との間の送受信にも
本発明の優先的な受信処理の考え方は適用できる。
来のｐｃとの間の送受信、制御対象との間の送受信にも
本発明の優先的な受信処理の考え方は適用できる。
本発明によれば、制御装置の演算部に、受信データの先
頭から一定長を機械的に即時処理し、それ以降をプロセ
ッサの開き時間で処理する。演算の切替え機能を設けた
ので、データ列の先頭にその処理内容を示すヘッダを付
加することなく、即時処理するデータに対しては高速応
答が保証でき、この処理の終了後即座に受信前の処理に
移行できる。これによって、受信データの演算に起因し
てこの処理を所定時間以上に遅延させることはない。
頭から一定長を機械的に即時処理し、それ以降をプロセ
ッサの開き時間で処理する。演算の切替え機能を設けた
ので、データ列の先頭にその処理内容を示すヘッダを付
加することなく、即時処理するデータに対しては高速応
答が保証でき、この処理の終了後即座に受信前の処理に
移行できる。これによって、受信データの演算に起因し
てこの処理を所定時間以上に遅延させることはない。
したがって短文で高速応答を要求される、接点データや
制御指令の更新、異常報告データに対しては高速応答を
保証できる。またプログラムデータ等の長文データの処
理が、他の処理の遅れを誘起させることはない。
制御指令の更新、異常報告データに対しては高速応答を
保証できる。またプログラムデータ等の長文データの処
理が、他の処理の遅れを誘起させることはない。
第１図は本発明の実施例図、第２図、第３図は本発明の
適用対象たるプログラマブルシステムを示す図、第４図
は、インテリジェントＩ１０モジュールに含まれる演算
部の構成図、第５図は、処理切替えタイミング設定手段
が行う処理のアルゴリズムを示す図、第６図は、このア
ルゴリズムを実行するハード回路図、第７図は、データ
列の受信とその処理との動作及びタイミングを示す図、
第８図はデータ長に対する他の処理例を示す図である。 ５・・・プログラマブルコントローラ、７・・・インテ
リジェント入出力装置、７２・・・コンピュータモジュ
ール、２０８・・・処理切替えタイミング設定手段、２
１０・・・データ長設定手段。 第１図
適用対象たるプログラマブルシステムを示す図、第４図
は、インテリジェントＩ１０モジュールに含まれる演算
部の構成図、第５図は、処理切替えタイミング設定手段
が行う処理のアルゴリズムを示す図、第６図は、このア
ルゴリズムを実行するハード回路図、第７図は、データ
列の受信とその処理との動作及びタイミングを示す図、
第８図はデータ長に対する他の処理例を示す図である。 ５・・・プログラマブルコントローラ、７・・・インテ
リジェント入出力装置、７２・・・コンピュータモジュ
ール、２０８・・・処理切替えタイミング設定手段、２
１０・・・データ長設定手段。 第１図
Claims (1)
- 【特許請求の範囲】 １、データの受信に際し、該データの先頭からデータの
種別と無関係に設定した一定長のデータのみを取込み且
つこの取込んだ一定長のデータの処理を、その取込み時
の独自処理を中断して、優先的に行わせ、該一定長のデ
ータの処理終了後にデータ取込時の独自処理に戻ること
としたデータ処理方法。 ２、上記一定長を除く残りのデータの処理は、上記独自
処理に戻った後の独自処理終了後の空き時間に、実行さ
せてなる請求項１のデータ処理方法。 ３、プログラマブルコントローラ及び制御対象その他の
機器との間でデータ送受信を行う、コンピュータ内蔵の
入出力装置において、データ長設定手段と、 受信データから該設定データ長のデータを受信した時点
で割込みをかけて当該データ長の受信データを取込み且
つ優先的に処理する手段と、該処理終了後の空き時間に
その割込み時に行っていた独自処理に戻る手段と、 該独自処理終了後の空白時間に設定データ長以下の残り
の受信データの処理を行わせる手段と、 より成る入出力装置。 ４、プログラマブルコントローラ及び制御対象、及びそ
の他の外部機器との間でデータ送受信を行うコンピュー
タ内蔵の入出力装置において、データ長設定手段と、 受信データから該設定データ長のデータを受信した時点
で割込みをかけて当該データ長の受信データを取込み且
つ優先的に処理する手段と、該設定データ長のデータの
受信完了時にＤＭＡ転送を起動して残りの受信データを
メモリに格納させる手段と、 該ＤＭＡ転送と併行して上記割込み時の独自処理に戻る
手段と、 該独自処理終了後の空白時間に、上記メモリに格納した
データの処理を行わせる手段と、より成る入出力装置。 ５、上記設定データ長の受信データは、外部機器からの
受信データとする請求項４の入出力装置。 ６、上記データ長設定手段は、任意のデータ長を設定可
能とする請求項３又は４の入出力装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237251A JP2527821B2 (ja) | 1989-09-14 | 1989-09-14 | デ―タ処理方法及び入出力装置 |
| DE69029551T DE69029551T2 (de) | 1989-09-14 | 1990-08-16 | Eingabe-/Ausgabe-Einrichtung und Steuerungssystem mit einer solchen Einrichtung |
| EP90309024A EP0417920B1 (en) | 1989-09-14 | 1990-08-16 | Input/output device and a control system incorporating such a device |
| US07/573,772 US5197129A (en) | 1989-09-14 | 1990-08-28 | Input/output device and a control system incorporating such a device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237251A JP2527821B2 (ja) | 1989-09-14 | 1989-09-14 | デ―タ処理方法及び入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03100806A true JPH03100806A (ja) | 1991-04-25 |
| JP2527821B2 JP2527821B2 (ja) | 1996-08-28 |
Family
ID=17012639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237251A Expired - Lifetime JP2527821B2 (ja) | 1989-09-14 | 1989-09-14 | デ―タ処理方法及び入出力装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5197129A (ja) |
| EP (1) | EP0417920B1 (ja) |
| JP (1) | JP2527821B2 (ja) |
| DE (1) | DE69029551T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2883483B2 (ja) * | 1991-12-16 | 1999-04-19 | シャープ株式会社 | データフロー型情報処理装置 |
| FR2704337B1 (fr) * | 1993-04-19 | 1995-06-23 | Garnier Christian | Dispositif logique de gestion centralisée. |
| JPH07199801A (ja) * | 1993-12-27 | 1995-08-04 | Canon Inc | プログラマブルコントローラシステム |
| DE9415342U1 (de) * | 1994-09-22 | 1995-01-26 | C. Haushahn Gmbh & Co, 70469 Stuttgart | Ein- und Ausgabesystem für Aufzugssteuerungen |
| US5835788A (en) * | 1996-09-18 | 1998-11-10 | Electronics For Imaging | System for transferring input/output data independently through an input/output bus interface in response to programmable instructions stored in a program memory |
| US5915088A (en) * | 1996-12-05 | 1999-06-22 | Tandem Computers Incorporated | Interprocessor messaging system |
| US5978865A (en) * | 1997-02-04 | 1999-11-02 | Advanced Micro Devices, Inc. | System for performing DMA transfers where an interrupt request signal is generated based on the value of the last of a plurality of data bits transmitted |
| US5987537A (en) * | 1997-04-30 | 1999-11-16 | Compaq Computer Corporation | Function selector with external hard wired button array on computer chassis that generates interrupt to system processor |
| US6385670B1 (en) * | 1998-06-01 | 2002-05-07 | Advanced Micro Devices, Inc. | Data compression or decompressions during DMA transfer between a source and a destination by independently controlling the incrementing of a source and a destination address registers |
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| JPS5866112A (ja) * | 1981-10-16 | 1983-04-20 | Toshiba Corp | コンピユ−タシステム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583219A (en) * | 1984-07-16 | 1986-04-15 | At&T Bell Laboratories | Trunk for packet switching |
| US4642758A (en) * | 1984-07-16 | 1987-02-10 | At&T Bell Laboratories | File transfer scheduling arrangement |
| JPS6184740A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 汎用オブジエクトコ−ド生成方式 |
| CA1263721A (en) * | 1985-10-18 | 1989-12-05 | Owen Lloyd Nelson | Communication system for the transfer of small digital message blocks and large digital message blocks |
| WO1988002883A1 (fr) * | 1986-10-08 | 1988-04-21 | Hitachi, Ltd. | Dispositif de controle de sequence |
| US4901231A (en) * | 1986-12-22 | 1990-02-13 | American Telephone And Telegraph Company | Extended process for a multiprocessor system |
| JPS63311402A (ja) * | 1987-06-12 | 1988-12-20 | Fanuc Ltd | Ｐｌｃ装置 |
-
1989
- 1989-09-14 JP JP1237251A patent/JP2527821B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-16 EP EP90309024A patent/EP0417920B1/en not_active Expired - Lifetime
- 1990-08-16 DE DE69029551T patent/DE69029551T2/de not_active Expired - Fee Related
- 1990-08-28 US US07/573,772 patent/US5197129A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154606A (en) * | 1979-05-21 | 1980-12-02 | Omron Tateisi Electronics Co | Input fetch system for sequence controller |
| JPS5866112A (ja) * | 1981-10-16 | 1983-04-20 | Toshiba Corp | コンピユ−タシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0417920B1 (en) | 1997-01-02 |
| EP0417920A3 (en) | 1993-10-13 |
| EP0417920A2 (en) | 1991-03-20 |
| DE69029551D1 (de) | 1997-02-13 |
| US5197129A (en) | 1993-03-23 |
| JP2527821B2 (ja) | 1996-08-28 |
| DE69029551T2 (de) | 1997-07-31 |
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