JPH02236757A - リモートｉ／ｏステーション - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、プログラマブルコントローラ（以下ＰＣと略
称する）や計算機等の制御部本体と、被制御対象として
の入出力装置（　Ｉ　／Ｏ）とを接続するリモートＩ／
Ｏステーションに関する。

（従来の技術） 各種の制御分野においては、ＰＣや計算機等の制御部本
体に対して被制御対象としての入出力装置が距離を隔て
た所に設置されていたり、バックアップなどの理由で両
者を分離しておく方が都合の璋い場合が多々存在する。

このような場合には入出力装置に対して制御部本体から
のデータの転送を専用に行なうリモート■／０ステーシ
ョンが必要となる。

そして、このリモートＩ／Ｏステーションとしては次の
３点を満足することが要求されている。

■　入出力装置に対してデータの転送を行なうだけなの
で安価であること。

■　高速のデータ送受信が可能で転送に要する時間がシ
ステムに影響を及ぼさないこと。

■　異常時の適切な処理が可能で送受信データのチェッ
クは勿論のこと制御部本体側の送信ステーシジンのダウ
ン等によって受信データが途絶えた場合にも柔軟な対応
を取れること。

これに対し、ＣＰＵ　（中央処理装置）により入出力装
置に対するデータの転送をソフト的に制御するようにし
た従来のリモートＩ／Ｏステーションにおいては、構成
が簡単で安価に実現できるうえ複雑な異常時処理も可能
で柔軟性に富んでおり上記■，■は満足するが、転送プ
ログラム内に１ワード単位の異常時処理を組込むと転送
サイクルが異常時処理判断のためのソフト処理で延伸し
、高速性，を確保できなくなる。例えば転送プログラム
内に１ワード単位の異常時処理を付加したことによって
１転送サイクルで１０〜２０μｓの遅れが発生したとす
ると、１キロワードのデータを転送する場合には約１０
〜２０ｍｓの遅れを生じる。

このことは、高速の応答性が要求されるシステムでは大
きな問題となる。

この他、リモー｝Ｉ／ＯステーションとしてはＰＣの伝
送ステーションを兼用する場合、およびＣＰＵを用いな
いで全て専用のハードウエアで構成する場合が考えられ
るが、前者は高価となる上、ＰＣ内のオペレーションシ
ステムによるオーバヘッドが大となり転送速度が遅くな
る。また、後者は構成が複雑化してコンパクト化が困難
である上、異常時処理に対する柔軟性に欠ける等の欠点
があり、いずれも実用性に乏しいものである。

（発明が解決しようとする課題） 上述したように、従来のリモートｌ／０ステーションに
おいては、このリモートＩ／Ｏステーションに要求され
る前記■〜■の要求を全て満足しうるちのはなかった。

そこで本発明は、簡単かつ安価な構成で異常時処理の柔
軟性にも富み、また１ワード単位で異常時処理を行なっ
てもデータ転送の高速性を確保できるリモートＩ／Ｏス
テーションを提供しようとするものである。

［発明の構成］ （課題を解決するための手段） 本発明は、制御部本体と被制御対象としての入出力装置
とに電気的に結合され、制御部本体と入出力装置との間
のデータ送受信を司るリモートＩ／Ｏステーションにお
いて、制御部本体からの受信データを格納する伝送用メ
モリと、この伝送用メモリ内のデータを周期的に１ワー
ド単位で入出力装置へ送信するデータ送信制御手段と、
この送信制御手段による先頭ワードのデータ送信前に制
御部本体から一定時間以上データの受信が途絶えている
か否かを判断する判断手段と、この判断手段が一定時間
以上受信データ無しを判断すると出力データを強制的に
固定値とする出力データ固定値化手段とを備えたもので
ある。

（作用） このような構成の本発明においては、制御部本体からの
データが受信されるとその受信データが伝送用メモリに
格納される。そして、この伝送用メモリに格納されたデ
ータが周期的に１ワード単位で入出力装置へ送信される
。ただし、先頭ワードのデータ送信前に制御部本体から
一定時間以上データが途絶えているか否かが判定され、
途絶えている場合には当該周期での出力データが強制的
に固定値化される。

（実施例） 以下、本発明の一実施例を図面を参照しながら説明する
。

第１図はこの実施例の全体構成を示すブロック図である
。同図において１は各部の動作を制御するＣＰＵ，２は
プログラムデータなどの固定的データを記憶するＲＯＭ
と一時データを格納するＲＡＭとからなるメモリ部、３
はＰＣ，計算機等の制御部本体からの受信データを格納
する伝送用メモリ、４は上記制御部本体の伝送ステーシ
ョンとデータの送受信を行なうための伝送回路である。

また、５はフリップフロップ回路６に対して信号を出力
する出力ボート、７は入出力装置への出力データを強制
的に“０”に固定値化するか否かを判断する出力データ
固定化判断回路、８は上記入出力装置に対するデータの
送受信を制御するＩ／Ｏインタフェースである。このＩ
／Ｏインタフェース８は人出力装置ヘアドレスを供給す
るアドレスゲート８　ａ　ｓ入出力装置からのデータを
入力する入力データゲート８ｂ１人出力装置へデータを
出力する出力データゲート８ｃから゜構成される。

そして、前記ＣＰＵＩは、メモリ部２，伝送用メモリ３
．伝送回路４，出力ボート５，出力データ固定化判断回
路７およびＩ／Ｏインタフェース８をアドレスバス，デ
ータパス，制御バスのバスライン９を介してそれぞれ接
続している。

前記伝送用メモリ３は、第２図に示すように、固定長の
ブロック単位で複数（ｎ）ブロックに区分されており、
制御部本体からの受信データが各ブロックに１フレーム
毎に割付けられるようになっている。

一方、メモリ部２のＲＡＭには、第３図に示すように、
上記伝送用メモリ３の各ブロックに対応して受信フラグ
を設定した受信テーブル２１が作成されている。この受
信テーブル２１の受信フラグは、一定周期内に該当する
ブロックの内容が制御部本体からのフレームデータ受信
によって更新されたとき“１″にセットされ、更新され
なかったとき″０１にリセットされる。

またメモリ部２のＲＯＭには、第４図に示す出力指定プ
ログラムが設定されている。すなわち、伝送用メモリ３
に対するデータの出力指定はブロック単位で行なわれる
。モして１ブロックを指定するのに際して当該ブロック
内のフレームデータがワード単位で区分され、先頭ワー
ドから順に最終ワードまで指定されて１ブロックのデー
タ送信完了となる。

ここで、フレームデータの１ワードを指定するための情
報は、第５図に示すように、格納先であるところの伝送
用メモリ３のアドレスＡ１と、出力先であるところの入
出力装置のアドレスＡ２とからなる。そして、Ｉ／Ｏア
ドレスＡ２の再上位とットｋを該当フレームデータの未
受信時に出力データを強制的に全て“０“とするか否か
を指示する情報Ｂとして使用し、残りの０〜（ｋ−１）
ビットを実際のＩ／Ｏアドレスとして使用する。

しかして、ＣＰＵＩは第４図に示す出力指定プログラム
により伝送用メモリ３内のデータの入出力装置に対する
送信処理を周期的に実行する。ただし、ＣＰＵＩは任意
のブロックに対する先頭ワードの出力指定前には、受信
テーブル２１の当該ブロックに対応する受信フラグの状
態を調べる。

そして、この受信フラグが″０２にリセットされている
場合に限り出力ボート５から信号を出力してフリップ７
ロップ回路６をセット状態とする。

以後、ＣＰＵＩは上記出力指定プログラムにしたがって
当該ブロック内のデータをワード単位で順次指定し、該
当する伝送メモリ３内のデータを読出して出力ゲート８
Ｃを介して入出力装置へ送信する。ただし、ワード指定
情報におけるＩ／Ｏアドレスの最上位ビット情報Ｂがデ
ータ未受信時の固定化指定に設定されており、かつフリ
ツブフロップ６がセットされている場合には、出力デー
タ固定化判断回路７の作用によって出力データの固定化
が指令され、この指令に応じて出力ゲート８ｃからは入
出力装置に出カデータ“０”が送信される。以上の動作
を流れ図で示すと第６図に示すようになる。

このように本実施例においては、ｃＰＵ１により入出力
装置に対するデータの送受信をソフト的に制御している
。したがって、構成が簡単でコンパクト化が可能である
上、複雑な異常時処理も容易に対処でき、柔軟性に富ん
だものである。

しかも、制御部本体の伝送ステーションの異常等によっ
て当該制御部本体がら一定時間以上データが送られてこ
ない場合には、伝送用メモリ３の該当するブロックが一
定時間以上更新されな《なり、これにより、該当ブロッ
クに対応する受信テーブル２１上の受信フラグがリセッ
ト状態となる。

そして、ＣＰＵ１は任意のブロックのデータを送信する
場合に、先ず当該ブロックに対応する受信フラグを調べ
、リセット状態のときにはフリップフロップ回路６をセ
ットする。しかる後、当該ブロック内のデータをワード
単位で指定して入出力装置へ送信するが、フリップフロ
ツブ回路６がセットされている状態でワード指定情報に
データ未受信時の出力データ固定化が設定されている場
合には、自動的に出力データが“０゜に固定化される。

したがって、ＣＰＵＩは１ワード毎にデータ未受信か否
かの判断処理を行なう必要がなく、ブロック単位で出力
ボート５を制御してフリップフロップ回路６のセット／
リセットを行なうだけでデータ未受信の異常時処理が可
能となる。よって、転送サイクルは短縮化され、高速性
を確保できる。

なお、前記実施例ではデータ未受信時の出力データを′
０″に固定化する場合を示したがこれに限定されるもの
ではなく、固定パターンであれば他の出力パターンであ
ってもよい。また、指定ビットの数を増加させることに
よって複数種の固定パターンを送信することも可能であ
る。このほか、本発明の要旨を逸脱しない範囲で種々変
形実施可能であるのは勿論である。

［発明の効果］ 以上詳述したように、本発明によれば、簡単かつ安価な
構成で異常時処理の柔軟性にも富み、また１ワード単位
で異常時処理を行なってもデータ転送の高速性を確保で
きるリモートＩ／Ｏステーションを提供できる。

【図面の簡単な説明】 図は本発叫の一実施例を示す図であって、第１図は全体
の構成を示すブロック図、第２図は伝送用メモリの構成
図、第３図はメモリ部に形成されるテーブルを示す図、
第４図はメモリ部に設定される出力指定プログラムを示
す流れ図、第５図は１ワード指定情報のフォーマットを
示す図、第６図は本実施例の動作を説明するための流れ
図である。 １・・・ＣＰＵ，２・・・メモリ部、３・・・伝送用メ
モリ、４・・・伝送回路、５・・・出力ボート、６・・
・フリップフロップ回路、７・・・出力データ固定化判
断回路、８・・・Ｉ／Ｏインタフェース、２１・・・受
信テーブル。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 制御部本体と被制御対象としての入出力装置（Ｉ／Ｏ）
   とに電気的に結合され、前記制御部本体と前記入出力装
   置との間のデータ送受信を司るリモートＩ／Ｏステーシ
   ョンにおいて、前記制御部本体からの受信データを格納
   する伝送用メモリと、この伝送用メモリ内のデータを周
   期的に１ワード単位で前記入出力装置へ送信するデータ
   送信制御手段と、この送信制御手段による先頭ワードの
   データ送信前に前記制御部本体から一定時間以上データ
   の受信が途絶えているか否かを判断する判断手段と、こ
   の判断手段が一定時間以上受信データ無しを判断すると
   出力データを強制的に固定値とする出力データ固定値化
   手段とを具備したことを特徴とするリモートＩ／Ｏステ
   ーション。