JPH03100975A

JPH03100975A - 変復調装置

Info

Publication number: JPH03100975A
Application number: JP23808789A
Authority: JP
Inventors: Hiroyuki Tanaka; 浩幸田中; Koji Uno; 廣司宇野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-13
Filing date: 1989-09-13
Publication date: 1991-04-25
Anticipated expiration: 2012-04-16
Also published as: JP2599999B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］回転記録媒体に変調記録するライトデータを２ビットか
ら３ビットに変調する共に３ビットで受けたコードリー
ドデータをもとの２ビットリードデータに復調する変復
調装置に関し、アクセス転送速度を落すことなくビット変換に使用する
ＶＦＯの発振周波数を下げることを目的とし、２ビット単位で切り出されたライトデータを１／７コー
ド符合規則に従って３ビットライトコードに変換する符
合テーブルと、３ビットで受けたコードリードデータを
１／７コード復号規則に従って２ビットリードデータに
変換する復号テーブルとを有し、７２０回路が直接発振
するシステムクロックでコードデータのビットシフトを
行なってＶＦＯ発振周波数を下げ、またライトデータ及
びリードデータのパラレル変換を偶数ビットと奇数ビッ
トに分けて並列的にビットシフトすることで、ビットシ
フトをＶＦＯ発振クロックの１７３分周クロックで動作
できるように構成する。

［産業上の利用分野］本発明は、ディスク等の回転記録媒体に記録すライトデ
ータを１／７コードに変調すると共に回転記録媒体から
の１／７−ドのリードデータを元のデータに復調する変
復調装置に関する。

データ記録装置として用いられている磁気ディスク装置
等のライトアクセスにあっては、ライトデータをＭＦＭ
方式等により変調して磁気ディスクに書込んでいる。ま
た記録密度を上げるため、近年、ライトデータを可変長
定比率コードに変換した後に変調して書込む変調装置が
用いられている。

この可変長定比率コードには、ライトデータの１ビット
を２ビットに伸長する２　／　７　（ｔｗｏ−ｂｙ−８
ｅマｅｎ）　コード、ライトデータのの２ビットを３ビ
ットに伸長する１　／　７　（ｏｎｅ−ｂ７−ｓｅｙｅ
ｎ）　　コード、及び１／８　（ｏｎｅ−ｂ７　ｅｉｇ
ｈｔ）コード等があるが、近年は、２ビットを３ビット
に伸張する１／７コードが主流となっている。

一方、磁気ディスクに例えば１／７コード変換により記
録されたコードデータは、リードアクセスを受けて読出
された際に、１／７コード復号規則に従って３ビットの
コードリードデータを２ビットのリードデータに復号し
、例えば１バイト分の復号リードピット数が得られたタ
イミングで取込んで上位装置に転送する。

ところで、磁気ディスク装置等においては、常に、デー
タの高速転送が要求されている。この高速転送を実現す
るためには、単純に転送速度、即ち、データのビットラ
イト、ビットリードを決めるシステムクロックの周波数
を高くすればよい。

通常、システムクロックの発生には、可変周波数発振回
路（ＶＦＯ回路）が使用され、ＶＦＯ回路の発振クロッ
クを分周してシステムクロックを作成している。このた
めシステムクロックの周波数を上げると、分周比の逆数
分だけＶＦＯ回路の発振周波数が高くなってしまう。Ｖ
ＦＯ回路は発振周波数が高い程、コスト的に高価な高速
の回路素子が必要となり、また高速動作の安定性を保証
するための回路が複雑化し、更に消費電力自体も増え、
ｖＦＯ回路に要する装置のとしての負担がかなり大きく
なる。またシステムクロックの高速化に伴い、当然に変
調回路を構成する論理回路に高速の回路素子を使用しな
ければならず、同様に消費電流の増加とコストアップを
招く問題がある。

従って、ＶＦＯ回路の発振周波数を高くすることなくシ
ステムクロックを高速化して高速転送を実現することが
望まれる。

［従来の技術］第９図は従来の変復調装置の構成図であり、ライトデー
タを２ビット単位に切り出して３ビットの１／７コード
に変調し、且つ３ビット単位で切り出した１／７コード
から２ビットのリードデータを復調する装置を示してい
る。

第９図において、１６はＶＦＯ回路であり、ディスクか
らのり一ドデータ又はサーボクロックを受け、安定した
周波数の基準システムクロック、例えば１０８ＭＨｚの
基準システムクロックを発振する。ＶＦＯ回路１６から
の基準システムクロックは１／３分周器２６で３６ＭＨ
ｚのシステムクロックに分周され、また１／２分周器２
４で５４ＭＨｚのシステムクロックに分周される。

２８はシフトチレジスタであり、ライトアクセス時には
ライトデータをバイト単位でロードしてシリアル変換出
力し、またリードアクセス時には復調リードデータのシ
リアル出力をロードシフトし、１バイト分のパラレルビ
ット出力が得られたときに上位装置への転送取り込みを
受ける。

３０は２段構成のシフトレジスタであり、ライトアクセ
ス時にはライトデータを２ビット単位に切り出し、リー
ドアクセス時には復調２ビットデータのパラレル出力を
シリアルデータに変換する。

３２はエンコーダ／デコーダであり、２ビットデータを
３ビットコードデータに変換する１／７コード符合テー
ブルと、３ビットコードを２ビットデータに変換する１
／７コード復号テーブルを備える。３４は３段構成のシ
フトレジスタであり、ライトアクセス時には変調された
３ビットコードをシリアル変換し、リードアクセス時に
はコードリードデータの３ビット切り出しを行なう。

更に、３６はパラレルロード信号を発生するＡＮＤゲー
トであり、１７２分周器２４と１／３分周器２６の各シ
ステムクロックの立上がりに同期してライトアクセス時
にはシフトレジスタ３０に対するパラレルロード信号を
有効として２ビットデータを３ビットコードに変調し、
ライトアクセス時にはシフトレジスタ３４に対するパラ
レルロード信号を有効として３ビットコードデータから
２ビットデータを復調させる。

第１０図は、第９図の基準システムクロック、１／３．
１／２分周されたシステムクロック（分周クロック）の
タイミングチャートである。

まずライトアクセス時の動作を説明すると、例えば時刻
１１でＡＮＤゲート３６からＨレベルとなるパラレルロ
ード信号が得られ、シフトレジスタ３０の２ビットライ
トデータをエンコーダ機能が有効となっているエンコー
ダ／デコーダ３２にロードして３ビットの１／７コード
に変換した後にシフトレジスタ３４にロードする。

また１／２分周クロック５４ＭＨｚの立上り時刻口、　
ｔ２．１４の各々でシフトレジスタ３４にロードされた
３ビットコードはビットシフトを受けてコードライトデ
ータにシリアル変換される。同時に１／３分周クロック
３６ＭＨｚの立上り１１．ｔ３でシフトレジスタ３０に
対する次の２ビットライトデータのロードが行なわれる
。そして時刻ｔ１から基準システムクロックの６周期目
の時刻【５に至ると、時刻ｔ１と同様にして２７３ビッ
ト変換が行なわれ、以下、これを繰り返す。

次にリードアクセスを説明すると、時刻ｔ１でＡＮＤゲ
ート３６からＨレベルとなるパラレルロード信号がシフ
トレジスタ３４に対し有効となり、シフトレジスタ３４
の３ビットのコードリードデータをデコード機能が有効
となっているエンコーダ／デコーダ３２にロートして２
ビットリードデータに変換した後、シフトレジスタ３０
にパラレルロードする。

一方、１／２分周クロック５４ＭＨｚの立上がり時刻１
１．　ｔ２．１４の各々でシフトレジスタ３４に対し次
の３ビットのコードリードデータのロード・シフトが行
なわれ、時刻ｔ５のタイミングで再度ＡＮＤゲート３６
のパラレルロード信号が得られることで、復号処理を行
なう。同時に、時刻ｔ１で復号されてシフトレジスタ３
０にパラレルロードされた２ビットリードデータは、１
／３分周器２４からの３６ＭＨｚの分周クロックの立上
がり時刻口、１３でビットシフトを受けてシリアル変換
によりシフトレジスタ２８にロード・シフトされ、時刻
１５のタイミングで次に復号された２ビットリードデー
タのパラレルロードを受はシフトされる。

以下、これを繰り返す。レジスタ２８は、１バイト分の
リードデータビットのパラレル出力が得られたタイミン
グで上位転送のためのデータ取り込みを受ける。

［発明が解決しようとする課題］しかしながら、このような従来の変復調装置にあっては
、ライトアクセス時にはライトデータの２ビット切り出
しと、３ビットコードに変換後のシリアル変換出力との
同期をはかり、またリードアクセス時には３ビットのコ
ード切り出しと、２ビット変換後のシリアル変換出力と
の同期をはかるため、両者のシステムクロックの周波数
比率を２対３（周期は逆に３対２）としており、この２
種のシステムクロックをＶＦＯ回路の発振クロックを分
周することで得ている。

このためＶＦＯ回路の発振周波数は、２ビット切出しの
クロック周波数３６ＭＨｚと、３ビットシリアル変換ク
ロック周波数５４ＭＨｚの最小公倍数となる１０８ＭＨ
ｚに定めなければならない。

このようにＶＦＯ回路の発振周波数が高いと、他の回路
部に比ベコスト的に高価な高速の回路素子をＶＦＯ回路
に使用しなければならず、安定性を高めるための補償回
路も複雑化し、更に消費電力も高くなる問題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、転送速度を落とすことなくＶＦＯ回路の発振周波
数を下げて安定性の向上とコストダウンができる変復調
装置を提供することを目的とする。

［課題を解決するための手段］第１図は本発明の原理説明図である。

まず本発明は、磁気ディスクや光ディスク等の回転記録
媒体との間で変長定比率コードへの変調復調を行なう変
復調装置を対象とする。

このような変復調装置につき本発明にあっては、外部信
号に同期して所定の周波数のシステムクロックを作成す
るシステムクロック作成手段１０と；ライトデータを２
ビット単位に切り出し所定の符合規則に従って３ビット
コードに変換した後に回転記録媒体へシリアル転送して
書込ませる符合手段１６と；回転記録媒体から読出され
たフードリードデータを３ビット単位に切り出して所定
復号規則に従って２ビットのリードデータに変換してパ
ラレル出力する復号手段１８と；ライトアクセス時には
、バイト単位で入力されたライトデータを偶数ビットと
奇数ビットに分けてロードした後にシステムクロックに
従ってビットシフトして最終シフト段から符合手段１６
に２ビットライトデータをパラレル出力し、一方、リー
ドアクセス時には、復号手段１８からパラレル出力され
る２ビットリードデータを偶数ビットと奇数ビットに分
けてシステムクロックに従ってロードした後にビットシ
フトを繰り返してバイト単位のパラレルビットデータに
変換するパラレル変換手段１００と；を設ける。

ここでパラレル変換手段１００は、偶数ビットシフト手
段２０と、奇数ビットシフト手段２２を有し、ライトア
クセス時には、バイト単位で入力したライトデータの偶
数ビットを偶数ビットシフト手段２０にロードすると同
時に、奇数ビットを奇数ビットシフト手段２２にロード
した後にシステムクロックに従って並列的にツトシフト
させ、最終シフト段及び最終から２番目のシフト段より
、ビットシフト毎に２組の２ビットライトデータを符合
手段１６にパラレル出力する。

またリードアクセス時には、復号手段１８から２ビット
のリードデータがパラレル出力される毎に、システムク
ロックに従って偶数ビットを偶数ビットシフト手段１２
の初段に、同時に奇数ビットを奇数ビットシフト手段の
初段にロードすると共に既にロード済のビットを各々ビ
ットシフトさせ、偶数ビット及び奇数ビットシフト手段
１２゜１４の所定回数のロード及びビットシフトのタイ
ミングで得られたバイト単位のパラレルビットデータを
上位装置の転送データとして取り込む。

ここで、システムクロック作成手段１０は、リードデー
タ或いはサーボデータを受けて所定周波数の基準システ
ムクロックを発振して符合手段１６及び復号手段１８の
各々にコードデータシフトクロックＣＬＫＩとして供給
する可変周波数発振器２０と：可変周波数発振器２０か
らの基準システムクロックＣＬに１の周期を１／３に分
周したシステムクロックを作成してパラレル変換手段１
００にビットシフトクロックＣＬＫ２として供給する分
周器２２とを備える。

また符号化手段１６は、例えば２ビット単位に切り出し
たライトデータを、１つ前の変換済み３ビットデータの
最終ビットと、次に変換する２ビットライトデータに基
づいて３ビットコードに変換する１／７コード変換テー
ブル等を備える。

復号手段１８は、例えば３ビット単位に切り出されたコ
ードリードデータを、１つ前及び次の各３ビットリード
データに基づいて２ビットのリードデータに変換する１
／７コード復号デープル等を備える。

更に、１／７コード変換テーブルを備えた符号化手段１
６は、バイト単位に入力された最後の２ビットライトデ
ータを３ビットのコードライトデータに変換するため、
次にロードされるバイト単位のライトデータの先頭から
２ビットのライトデータを必要とすることから、偶数ビ
ットシフト手段１２及び奇数ビットシフト手段１４の各
々は、最終から２番目のシフト段よりバイト単位でロー
ドした最終ビットを最終シフト段にビットシフトすると
同時に、次に処理されるバイト単位のライトデータの先
頭の奇数ビット及び偶数ビットの各々を最終から２番目
のシフト段に直接ロードして符号化手段１６に出力させ
るように構成する。

［作用］このような構成を備えた本発明の変復調装置にあっては
、ＶＦＯ回路の発振周波数は、変調後及び復調前の３ビ
ットコードデータをシリアル又はパラレル変換するシス
テムクロックに一致する周波数とすればよく、一方、変
調前及び復調後の２ビットデータのパラレル又はシ・リ
アル変換に使用するシステムクロックは、ｖＦＯ回路の
発振する基準システムクロックを１／３に分周したシス
テムクロックを使用すればよい。

このためＶＦＯ回路の発振周波数を２ビットデータのパ
ラレル／シリアル変換に使用するシステムクロックと、
３ビットコードのパラレル／シリアル変換に使用するシ
ステムクロックの各周波数の最小公倍数となる高い周波
数に定める必要がなく、転送速度を変えることな（ＶＦ
Ｏ回路の発振周波数を従来の１／２に落とすことができ
る。

即ち、変調後又は復調前の１／７コードのり一ドデータ
のビット変換に使用するシステムクロックの周波数を、
従来と同様、５４ＭＨｚとすると、ＶＦＯ回路はこのシ
ステムクロックＣＬ）［１の周波数５４ＭＨｚを基準シ
ステムクロックとして直接発振すればよい。また変調前
又は復調後のライトデータのビット変換使用するシステ
ムクロックは、ＶＦＯ回路からの基準システムクロック
を１／３に分周した１８ＭＨｚのシステムクロックＣＫ
Ｌ２を使用すればよい。

従って、ＶＦＯ回路の発振周波数の引き下げにより回路
コストを下げると共に安定性が向上し、またパラレル変
換のビットシフトを行なうシステムクロックも十分に低
くできるため、定価的に安価な低速の回路素子であって
も高い安定性が得られ、大幅にコストダウンできる。

［実施例］第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、１０はシステムクロック作成回路であ
り、ｖＦＯ回路（可変周波数発振回路）２０と、１７３
分周器２２を備える。ＶＦＯ回路２０は、外部からのリ
ードデータまたはサーボクロックに基づいて、所定周波
数の基準システムクロックを発振しており、後の説明で
明らかにする変復調部２００に対し、コードデータシフ
トクロックＣＬＫＩとして直接供給している。ここでＶ
ＦＯ回路２０の発振周波数は、例えば５４ＭＨｚに定め
られる。

１／３′分周器２２は、ＶＦＯ回路２０かう発振した５
４ＭＨｚの基準システムクロックを１／３に分周したシ
ステムクロックを発生し、後の説明で明らかにするパラ
レル変換回路部１００に対し２ビットデータシフトクロ
ツクＣＬＫ２として供給し、ＶＦＯ回路２０の発振周波
数５４ＭＨｚを１／３に分周していることから１８ＭＨ
ｚのシステムクロックとなる。

変復調部２００には、符号テーブル１６と復号テーブル
１８が設けられる。符号テーブル１６には１／７コード
変換規則に従った変換テーブル情報が格納され、また復
号テーブル１８には１／７コード復号規則に従ったテー
ブル情報が格納される。

具体的には、符号テーブル１６には次表の符号表に従っ
たテーブルデータが格納される。

符号表但し、００は００でないことを意味し、Ｘはビット・ケ
アである。

即ち、符号テーブル１６にあっては、前記符号表に従っ
て、現在データとしての２ビットバイトデータを１／７
フード変換された３ビットのコードデータに変換するも
ので、このコード変換には、次に変換されるライトデー
タの２ビットが必要となる。従って、符号テーブル１６
に対しては、前段に設けられたパラレル変換部１００よ
り現在データとしてのライトデータ２ビットｂ００．　
　ｂＱｌ及び次の２ビットライトデータｂ０２．　　ｂ
０３が並列的に入力されている。

一方、復号テーブル１８には次表に示す１／７コードの
復号表に従ったテーブル情報が格納される。

復号表但し、００は００でないことを意味し、Ｘはビット・ケ
アである。

即ち、復号テーブル１８は、磁気ディスク側から読み出
されたコードリードデータの３ビットパラレル入力を現
在データとして受け、この３ビットのコードリードデー
タを元の２ビットのデータに変換する。この３ビットコ
ードの復号変換には、前記復号表から明らかなように前
回の３ビットコードのリードデータ及び次の３ビットの
コードリードデータを必要とする。

この符号テーブル１６及び復号テーブル１８を実現する
ための符号規則及び復号規則については特開昭５８−１
１９２７３号に詳細に示される。

変復調部２００には、更に３段構成のシフトレジスタ３
８が設けられている。シフトレジスタ３８はライト動作
時にあっては、符号テーブル１６からパラレル出力され
た３ビットのコードライトデータＣＯ，ＣＩ、Ｃ２をロ
ードした後に、ＶＦＯ回路２０からのコードデータシフ
トクロックによるビットシフトを受けてシリアルデータ
に変換して、ディスク側にシリアルコードライトデータ
として出力する。また、リード動作時にあっては、ディ
スク側から得られるシリアルコードリードデータをＶＦ
Ｏ回路２０からのコードデータシフトクロックＣＬＫＩ
によりビット単位に逐次ロードした後にビットシフトし
、３ビットのパラレルコードリードデータＣｏ、Ｃ１，
Ｃ２として復号テーブル１８に出力し、前記復号表に従
って２ビットのライトデータＲＢＯ，ＲＢＩとしてパラ
レル出力する。

変復調部２００の前段に設けられたパラレル変換部１０
０には偶数ビットシフト回路１２と奇数ビットシフト回
路１４が設けられる。

偶数ビットシフト回路１２及び奇数ビットシフト回路１
４は、ライト動作の際には、データバッファ４０．４２
の各々にバイト単位で格納された２バイト分のライトデ
ータのビットを偶数ビットと奇数ビットに分けて各々ロ
ードし、ロード後に１／３分周器２２からの２ビットデ
ータシフトクロツクＣＬＫ２により並列的にビットシフ
トされる。このライト動作時の並列ビットシフトは、ラ
イトデータを２ビット単位に切り出して符号テーブル１
６に供給するもので、具体的には偶数ビットシフト回路
１２及び奇数ビットシフト回路１４における最終シフト
段の出力ｂ００．　　ｂｏｌと最終から２番目のシフト
段の出力ｂ０２とｂ０３を、符号テーブル１６に与えて
いる。従って、偶数ビットと奇数ビットに分けたロード
状態で２バイトライトデータの先頭から４ビットが符号
テーブル１６にパラレル出力され、前記符号表に従った
最初の３ビットのコードライトデータへの変換ができる
。

次に２ビットデータシフトクロツクＣＬＫ２を受けて１
回目のビットシフトが行なわれると、符号テーブル１６
に対し２バイトデータの３番目から６番目の４つのビッ
トのパラレル出力が行なわれ、次の３番目と４番目の２
ビットライトデータの３ビットコードへの変換が行なわ
れる。以下、同様にして２バイトデータの最後の２ビッ
トまでのビットシフトを行なうが、最後の２ビットにつ
いては次の２ビットライトデータがバイトデータの中に
は存在しないことから、この時データバッファ４０．４
２側に準備されている次の２バイト分のライトデータの
先頭２ビットを符号テーブルのビット０２．０３として
出力して、現在処理中の２バイト分データの最後の２ビ
ットの３ビットコード変換を実現している。

このようなパラレル変換部１００によるライト動作時の
処理は後の説明で更に明らかにされる。

次に、リード動作時のパラレル変換部１００にあっては
、復号テーブル１８より復号された２ビットリードデー
タＲＢＯ，ＲＢＩがパラレル出力として得られることか
ら、その偶数ビットＲＢｏを偶数ビットシフト回路１２
の初段に逐次ロードすると同時に、既にロード済みのビ
ットデータをビットシフトし、奇数ビットＲＢＩについ
ては奇数ビットシフト回路１４の初段にロードして同時
に既にロード済みのビットをビットシフトするようにな
る。そして復号テーブル１８より４回分の２ビットライ
トデータが得られたタイミングで、偶数ビットシフト回
路１２及び奇数ビットシフト回路１４は各々４ビットパ
ラレル出力を生じていることから、これをデータバッフ
ァ４０に転送して８ビットの１バイトリードデータとし
て上位装置への転送のために取り込む。このようにして
１バイト分のリードデータが得られたならば、次の１バ
イトについては偶数ビットシフト回路１２，１４におけ
る未使用状態にある残りの４つのシフト段に対するロー
ドシフトを繰り返し、４回分の２ビットライトデータが
得られたタイミングでデータバッファ４２側に８ビット
となる１バイト分の次のバイトリードデータを上位装置
転送のために取り込むようになる。

このようなリード動作時におけるパラレル変換部１００
の動作についても、後の説明で更に明らかにされる。

次に第２図の実施例についてシステムクロックの周波数
を第９図に示した従来装置と対比してみると、磁気ディ
スクとの間のコードライトまたはコードリードのために
シフトレジスタ３８を駆動するコードデータシフトクロ
ックＣＬＫ１、即ちＶＦＯ回路２０が直接発振する基準
システムクロックについては、本発明は５４ＭＨｚと従
来のＩＱ８ＭＨｚの半分になっており、ＶＦＯ回路２０
として低速の回路素子を使用できるため、コストを下げ
ると同時に動作の安定性を保証できる。またライトデー
タの２ビット切り出し及び復号り一ドデータのバイトデ
ータ変換に使用されるパラレル変換部１００に対する２
ビットデータシフトクロツクＣＬＫ２は、従来゛の３６
ＭＨｚに対し半分の１８ＭＨｚとなり、クロック周波数
を下げたことでパラレル変換回路部１００を構成する回
路素子として、更に低速なものを使用でき、コスト的に
も安価で消費電力の低減もできる。

第３図は第２図のパラレル変換部１００に設けた偶数ビ
ットシフト回路１２の実施例構成図であり、奇数ビット
シフト回路１４については第４図に示す。尚、この実施
例においては８ビット構成のバイトデータを対象として
いる。

第３図の偶数ビットシフト回路１２には２バイトデータ
の８つの偶数ビットに対し、シフト段を構成する８つの
ＦＦ５０−０．５０−２．　　・・φ５０−１４が設け
られる。

上位のシフトデータビット０８．１０，１２゜１４を出
力するＦＦ５０−８．５０−１０．５０−１２．５０−
１４に対しては、２ビットシフトクロツクＡが供給され
、一方、下位のシフトデータビット００．０２，０４，
０６を出力するＦＦ５０−０．５０−２．５０−４．５
０−６に対しては２ビットデータシフトクロツクＢが供
給されている。２ビットデータシフトクロツクＡとＢは
、ライト動作の際には第２図に示した同じ２ビットデー
タシフトクロツクＣＬＫ２を供給するが、リード動作の
際には、まず２ビットデータシフトクロツクＡを４周期
供給した後に、２ビットデータシフトクロツクＢの供給
の切り替わって同様に４周期供給し、これを交互に繰り
返す。

８つのシフト段を構成するＦＦ５０−０．　　・・・５
０−１４の前段にはＯＲゲート５２−０．　５２−２．
・・・５２−１４が設けられる。ＯＲゲート５２−２及
び５２−６は３人力のＯＲゲートであるが、それ以外は
全て２人力のＯＲゲートとなる。

ＯＲゲート５２−０．　　・・・５２−１４の入力の１
つには、外部からビットデータをロードするためのＡＮ
Ｄゲート５４−０．５４−２．　　・φ・５４−１４が
設けられる。坤ち、ＡＮＤゲート５４−０．５４−２．
　　・・・５４−１４の一方にはパラレルロードＡ信号
が共通に入力されると共に、前段のバッファから得られ
た２バイトのライトデータの中の８つの偶数ビット００
．　０２．　　・・・１４の各々が入力される。

ＡＮＤゲート５６−０．５６−２．　　・・・５６−１
２は前段のシフト段から次のシフト段にビットシフトす
るために使用され、上位のシフトデータ０８，１０，１
２．１４に対応した３つのシフト用ＡＮＤゲート５６−
８．５６−１０．５６−１２にはシフトＡ信号が与えら
れ、シフトデータビット０６と０８の間に設けられたシ
フト用ＡＮＤゲート５６−６にはシフトＣ信号が与えら
れ、更に下位シフトデータビット００．０２．０４゜０
６に対応して設けられた３つのＡＮＤゲートのうちのＡ
ＮＤゲー）５６−０．・５６−４にはシフトＢ信号が与
えられ、ＡＮＤゲー）５６−２に対してはシフトＤ信号
が入力される。

ＡＮＤゲー）５６−６に対するシフトＣ信号は、リード
動作時にシフト段を上位ビットと下位ビットに分けるた
めに使用され、ライト動作時にあってはシフトＡ信号と
同じ信号が与えられる。

またシフトＤ信号はライト動作時にパラレルロードされ
た２バイトの最後の２ビットを出力する際にシフトデー
タビット０２と０４の間を切り離すために使用され、そ
れ以外のライト動作時にあっては、シフトＢ信号と同じ
信号であり、またシフトＢ信号はライト動作時にあって
はシフトＡ信号と同じ信号となる。

更に３人力のＯＲゲート５２−２の残りの入力には、Ａ
ＮＤゲート６０−２が設けられる。ＡＮＤゲート６０−
２の一方にはパラレルロードＢ信号が入力され、２バイ
トデータの最後の１ビットのビットシフトより１つ前の
タイミングでパラレルロード信号ＢがＨレベルとなって
ＡＮＤゲート６０−２を許容状態とし、この時、データ
バッファに準備されている次の２バイトデータの先頭ビ
ットとなるライトデータビット００をＯＲゲート５２−
２を介してＦＦ５０−２にロードするようにしている。

更に、ＯＲゲート５２−６の入力に設けられたＡＮＤゲ
ート５８−６とＯＲゲート５２−１４の入力に設けられ
たＡＮＤゲート５８−１４は、変復調部に設けた復号テ
ーブル１８からのパラレルリードデータの偶数ビット０
（ＲＢＯ）を入力しており、ＡＮＤゲー１５８−１４は
リードシフトＡ信号により許容状態とされ、またＡＮＤ
ゲート５８−６はリードシフトＢ信号により許容状態と
される。即ち、リード動作時にはまず４回分のパラレル
リードデータビットＯが得られる間リードシフトＡ信号
がＨレベルとなってＦＦ５Ｏ−１４に対するビットロー
ドを４回行ない、次にリードシフトＢ信号がＨレベルと
なってＡＮＤゲート５８−６を許容状態とすることで次
の４回分のパラレルリードデータビット０をＦＦ５０−
６にビットロードするようになる。

第４図の奇数ビットシフト回路１４の回路構成そのもの
は第３図の偶数ビットシフト回路と全く同じであり、ビ
ットロード及びビットシフトのための信号関係も同じで
あり、ライト動作時にパラレルロードされるビットデー
タまたはライト動作時にシリアルビットロードされるビ
ットデータが奇数ビットである点でのみ相違している。

次に第５図のタイミングチャートを参照して第３．４図
の偶数及び奇数ビットシフト回路を用いた本発明のライ
ト動作（ライトアクセス）を説明する。

今、第５図の時刻ｔ１のタイミングでデータバッファ４
０．４２に格納されたライトデータは、第６図に示すよ
うに１６進で（９２２２）Ｈであることから、２進では
図示の１６ビットデータとして格納されており、００〜
１５で示すライトデータビット番号により偶数ビットと
奇数ビットに分けられる。

時刻ｔｌで１／３分周器２２からのシステムクロックＣ
ＬＫ２に一致する２ビットデータシフトクロツクＡ及び
Ｂが立ち上がると、この直前の時刻ｔＯからパラレルロ
ードＡ信号がオンしてビットロード可能状態にあるため
、第６図に示すように２バイトのライトデータの偶数ビ
ットは偶数ビットシフト回路１２にロードされ、奇数ビ
ットは奇数ビットシフト回路１４にロードされる。この
ため、時刻ｔ１直後のロード状態にあっては、偶数ビッ
ト及び奇数ビットシフト回路１２．１４のシフトデータ
ビット出力は図示の２進データとなっている。このよう
な時刻ｔ１のロード直後において、偶数ビットシフト回
路１２のシフトデータビット００．０２及び奇数ビット
シフト回路１４のシフトデータビット０１．０３のそれ
ぞれが変復調部２００の符号テーブル１６にパラレル出
力されていることから、このとき前記符号表における現
在データは「１０」、次のデータは「０１」であること
から、例えば前回の待ちビットデータが０であったとす
ると、「１０１」となる３ビットコードの変換出力が得
られる。

符号テーブル１６から得られ・た３ビットのコードリー
ドデータは、シフトレジスタ３８にロードされた後、次
に２ビットデータシフトクロツクＡ。

Ｂが立ち上がる時刻ｔ２までの３つのコードデータシフ
トクロックの立ち上がりでビットシフトを受けてパラレ
ルコードライトデータに変換されて、磁気ディスクに書
き込まれる。

以下、時刻ｔ２〜ｔ８の各々で２ビットデータシフトク
ロックＡ、Ｂによる偶数ビットシフト回路１２及び奇数
ビットシフト回路１４のビットシフトが繰り返され、最
後の時刻ｔ８のタイミングで時刻ｔｌでロードした２バ
イトデータの最後の２ビットのパラレル出力状態となる
。

しかしながら、時刻ｔ８のビットシフトで、バイト単位
でロードされた最後の２ビットライトデータをパラレル
出力しても前記符号表に従った変換に必要な次の２ビッ
トライトデータが存在しない。

そこで、時刻ｔ８より１つ前の時刻ｔ７のタイミングで
パラレルロードＢ信号をＨレベルとし、第３，４図にお
けるシフトデータビット０２，０３に対応したＡＮＤゲ
ート６０−２．６０−３をオンし、このときデータバッ
ファ４０．４２に既に格納されている次の２バイト分の
ライトデータの先頭偶数ビット及び次の奇数ビットを入
力し、時刻ｔ８でＦＦ５０−０．５０−１に対する最後
の２ビットデータの各ビットシフトと同時に次のバイト
データの先頭２ビットをロードし、符号テーブル１６に
対し現在データとして最後の２ビットライトデータと、
次回データとして次のバイトの先頭２ビットデータをパ
ラレル出力し、３ビットコードに変換する。

ここで、データバッファ４０．４２に対する次の２バイ
トデータの格納は、時刻ｔ３とｔ４の間のタイミングで
既に終了しており、データバッファ４０．４２には１６
進で（８８ＣＢ）Ｈとなるライトデータが格納されてい
る。データバッファ４０．４２へのデータ格納は、ｔｌ
＜（格納）〉ｔ８を満たせばどこでも良い。

時刻ｔ８で最後の２ビットライトデータの３ビットコー
ドへの変換が終了する・と、パラレルロードＡ信号がＨ
レベルとなり、次の時刻ｔ９のタイミンクで２バイトラ
イトデータ（８８ＣＢ）Ｈのパラレルビットロードを行
なって、以下同様に２ビット切出しによる３ビットコー
ドへの変換を繰り返す。

この時刻ｔ８のライトデータの最後の２ビットのパラレ
ル出力は、時刻ｔｌ以前のパラレルロードデータのビッ
トシフトが最後に行なわれる時刻ｔｏについても同様で
あり、時刻ｔＯの１つ前のタイミングにくるパラレルロ
ードＢ信号のＨレベルにより次に処理する２バイトデー
タ（９２２２２）Ｈをロードする処理を行なっている。

次に、第７図の復調タイミングチャートを参照して本発
明によるリード動作を説明する。

第７図の復調タイミングチャートにおいて、復号テーブ
ル１８よりは２ビットデータシフトクロツクＡ及びＢの
立ち上がりタイミングに同期して３ビットコードから復
号された２ビットのパラレルリードデータビット０．１
　（ＲＢＯ，ＲＢ１）が逐次、偶数ビットシフト回路１
２及び奇数ビットシフト回路１４の各々に与えられてい
る。

ここで、第７図の復調タイミングチャートにおいて、時
刻ｔ１からｔ８の２バイト分の復号されたリードデータ
が得られる状態についての動作を説明する。

まず、時刻ｔｌ−ｙｔ４にあっては、２ビットデータシ
フトクロツクＡが有効となり、且つ時刻ｔｌより１つ前
の時刻ｔｏのタイミングによりリードシフトＡ信号及び
シフト信号ＡがＨレベル、逆にリードシフトＢ信号、シ
フトＢ及びＤ信号はＬレベルとなっている。

このため、例えば第３図の偶数ビットシフト回路１２の
上位側のシフトデータビット０８．１０゜１２．１４に
対応した回路部によるビットロード及びシフト機能が有
効となる。尚、シフトＣ信号は常にＬレベルにあり、Ａ
ＮＤゲー）５６−６をオフすることで上位と下位のシフ
トデータビット群を分離している。

この点は第４図の奇数ビットシフト回路１４についても
同様である。

時刻ｔ１で２ビットデータシフトクロツクＡが立ち上が
ると、そのときのパラレルリードデータビット０，１の
値が偶数ビットシフト回路１２及び奇数ビットシフト回
路１４における初段、即ちシフトデータビット１４．１
５にビットロードされる。次の時刻ｔ２では新たに得ら
れたパラレルリードデータビット０．１の各値がシフト
データビット１４．１５の各々にビットロードされると
同時に、時刻ｔｌでビットロードされたビットデータは
次段のシフトデータビット１２．１３にビットシフトさ
れる。

以下同様にして、時刻ｔ３．ｔ４のタイミングでのビッ
トロード及びビットシフトが行なわれ、時刻ｔ４の時点
で偶数ビットシフト回路１２と奇数ビットシフト回路１
４の上位４つのシフトデータビットのパラレル出力とし
て８ビットとなる１バイト分のリードデータが得られる
。

時刻ｔ４に至ると、それまでＨレベルにあったリードシ
フトＡ信号、シフトＡ信号がＬレベルに立ち下がり、°
またそれまでＬレベルにあったリードシフトＢ信号及び
シフトＢ、　Ｄ信号がＨレベルに立ち上がり、第３，４
図に示した偶数ビットシフト回路１２及び奇数ビットシ
フト回路１４における下位のシフトデータビット００，
０２．０４゜０６及び０１，０３．０５，０７に対応し
た回路部が有効となる。

続いて、時刻ｔ５からは、それまでの２ビットデータシ
フトクロツクＡに代わって２ビットデータシフトクロツ
クＢが有効となり、時刻ｔ５で得られた復号テーブル１
８からのパラレルリードデータビット０，１を、第３，
４図の偶数ビットシフト回路１２及び奇数ビットシフト
回路１４における下位の最初のＦＦ５０−６．５０−７
にビットロードしてシフトデータビット０６，０７を生
ずる。

時刻ｔ５を過ぎると、時刻ｔ４の時点で既に偶数ビット
シフト回路１２及び奇数ビットシフト回路１４の上位４
ビットのパラレル出力から１バイト分のパラレルリード
データが得られていることから、この時点で上位バイト
のデータバッファ４０への取込みを行なう。この取込み
はｔ４〈（取込み）〈ｔ９ならばどこでも良い。

以下同様に時刻ｔ６．ｔ７．ｔ８における２ビットデー
タシフトクロツクＢの立ち上がりに同期したビットロー
ド及びビットシフトが行なわれ、時刻ｔ８で次の１バイ
ト分のパラレルリードデータが生成された１つ後のタイ
ミングで、下位バイトのデータバッファ４２に対する取
込みを行ない、以下これを繰り返す。

第８図は第７図の復調タイミングチャートで偶数ビット
シフト回路１２及び奇数ビットシフト回路１４に対する
時刻ｔｌからｔ８の２バイト分のパラレルビットロード
で得られたシフトデータビットのバイト単位の取りまと
めを示したもので、まず時刻ｔ１〜ｔ４の処理により偶
数ビットシフト回路１２と奇数ビットシフト回路１４の
上位４ビットが得られることから、これを１つに取りま
とめてリードバイトデータ００（上位バイト）とし、次
の時刻ｔ５〜ｔ８で偶数ビットシフト回路１２及び奇数
ビットシフト回路１４の下位４ビットが得られることか
ら、これを取りまとめてり−ドパイトデータ０１　（下
位バイト）とする。

尚、上記の実施例はＶＦＯ回路２０の発振周波数を５４
ＭＨｚ、即ち変復調部２００に対するコードデータシフ
トクロックＣＬＫＩを５４ＭＨｚ。

パラレル変換回路１００に対する１／３分周器２２から
の２ビットデータシフトクロツクＣＬＫ２を１８ＭＨｚ
とした場合を例にとるものであったが、これらシフトク
ロックの周波数は必要に応じて適宜の周波数とすること
ができる。

また、上記の実施例における変復調部２００は、１／７
コードの符号規則及び復号規則を例にとるものであった
が、本発明はこれに限定されず、ライトデータを２ビッ
ト単位に切り出して３ビットコードに変換し、また３ビ
ットコードを元の２ビットデータに復号する１／７コー
ドの符号及び復号であれば適宜の方式を採用することが
でき、例えば１／７コードを変形した特公昭６３−７０
５１号に示される符号規則及び復号規則であっても本発
明をそのまま適用することができる。

［発明の効果］以上説明してきたように本発明によれば、ＶＦＯ回路で
発振するシステムクロックの発振周波数を、ライトアク
セス及びリードアクセスへの転送速度を変えることな〈
従来の半分に落とすことができ、ＶＦＯ回路を低速の回
路素子で構成できることからコストを低減できると共に
安定性が向上し、消費電流も低減できる。

同時に変復調部に対しパラレル変換を行なう回路部の偶
数ビットと奇数ビットとに分けた並列シフト処理により
、従来の半分のクロック周波数で実現でき、この点にお
いても更に低速の回路素子を使用できるために、コスト
ダウン、安定性の向上及び消費電流の低減を図ることが
できる。

【図面の簡単な説明】

第１図は本発明の原理説明図；第２図は本発明の実施例構成図；第３図は本発明の偶数ビットシフト回路実施例構成図；第４図は本発明の奇数ビットシフト回路の実施例構成図
；第５図は本発明の変調タイミングチャート；第６図は本
発明による２バイトのライトデータ振り分は説明図；第７図は本発明の復調タイミングチャート；第８図は復
調時のパラレル変換データのバイト振り分は説明図；第９図は従来装置の構成図；第１０図は従来装置のタイミングチャートである。図中、１０ニジステムクロック作成手段（回路）１２：偶数ビ
ットシフト手段（回路）１４：奇数ビットシフト手段（回路）１６：符号手段（符合テーブル）１８：復号手段（復号テーブル）２０：可変周波数発振回路（ＶＦＯ回路）２２：分周器３８：シフトレジスタ５０−θ〜５０−１５：Ｆ　Ｆ５２−０〜５２−１５＋ＯＲゲート５４−０〜５４−１５：Ａ　Ｎ　Ｄゲート（パラレルビ
ットロード用）５６−０〜５６−１３：Ａ　Ｎ　Ｄゲート（シフト用）
５８−６．７．１４．１５：　Ａ　Ｎ　Ｄゲート（シリ
アルビットロード用）６［１−２，６０−３Ａ　Ｎ　Ｄゲート（次バイト先頭
２ビットロード用）１００；パラレル変換手段（変換部）２００：変復調部

Claims

【特許請求の範囲】

（１）外部信号に同期して所定周波数のシステムクロッ
クを作成するシステムクロック作成手段（１０）と；ライトデータを２ビット単位に切り出し所定の符合規則
に従って３ビットコードに変換した後に回転記録媒体へ
シリアル転送して書込ませる符合手段（１６）と；回転記録媒体から読出されたコードリードデータを３ビ
ット単位に切り出して所定の復号規則に従って２ビット
リードデータに変換して出力する復号手段（１８）と；ライトアクセス時にはバイト単位で入力されたライトデ
ータを偶数ビットと奇数ビットに分けてロードした後に
前記システムクロックに従ってビットシフトして最終シ
フト段から前記符合手段（１６）に２ビットライトデー
タをパラレル出力し、一方、リードアクセス時には前記
復号手段（１８）からパラレル出力される２ビットリー
ドデータを偶数ビットと奇数ビットに分けて前記システ
ムクロックに従ってロード及びシフトを順次繰り返して
バイト単位のパラレルビットデータに変換するパラレル
変換手段（１００）と；を設けたことを特徴とする変復調装置。
（２）前記パラレル変換手段（１００）は、偶数ビット
シフト手段（１２）と奇数ビットシフト手段（１４）を
有し、ライトアクセス時には、バイト単位で入力したラ
イトデータの偶数ビットを前記偶数ビットシフト手段（
１２）にロードすると同時に奇数ビットを前記奇数ビッ
トシフト手段（１４）にロードした後に前記システムク
ロックに従って並列的にビットシフトさせ、最終シフト
段及び最終から２番目のシフト段より前記ビットシフト
毎に２組の２ビットライトデータを前記符合手段（１６
）にパラレル出力することを特徴とする請求項１記載の
変復調装置。
（３）前記パラレル変換手段（１００）は、偶数ビット
シフト手段（１２）と奇数ビットシフト手段（１４）を
有し、リードアクセス時には、前記復号手段（１８）か
ら２ビットのリードデータがパラレル出力される毎に、
前記システムクロックに従って偶数ビットを前記偶数ビ
ットシフト手段（１２）の初段に、同時に奇数ビットを
前記奇数ビットシフト手段（１４）の初段にロードする
と共に既にロード済みのビットを各々ビットシフトさせ
、奇数ビット及び偶数ビットシフト手段（１２、１４）
の所定回数のロード及びビットシフトのタイミングで得
られたバイト単位のパラレルビットデータを上位装置へ
の転送データとして取り込むことを特徴とする請求項１
記載の変復調装置。
（４）前記システムクロック作成手段（１０）は、リー
ドデータ或いはサーボクロックを受けて所定周波数の基
準システムクロックを発生して前記復号手段（１６）及
び復号手段（１８）の各々にコードデータシフトクロッ
ク（ＣＬＫ１）として供給する可変周波数発振回路（２
０）と；該可変周波数発振器（２０）からの基準システムクロッ
クを１／３に分周したシステムクロックを作成して前記
パラレル変換手段（１００）にビットシフトクロック（
ＣＬＫ２）として供給する分周器（２２）と；を備えた
ことを特徴とする請求項１記載の変調装置。
（５）前記符号手段（１６）は、２ビット単位に切り出
されたライトデータを、１つ前の変換済みの３ビットコ
ードデータの最終ビットと次に変換する２ビットライト
データに基づいて３ビットコードに変換する１／７コー
ド符合テーブルを備えたことを特徴とする請求項１記載
の変調装置。
（６）前記復号手段（１８）は、３ビット単位に切り出
されたコードリードデータを、１つ前の３ビットコード
データ及び次の３ビットコードデータに基づいて２ビッ
トのリードデータに変換する１／７コード復号テーブル
を備えたことを特徴とする請求項１記載の変調装置。
（７）前記偶数ビットシフト手段（１２）及び奇数ビッ
トシフト手段（１４）の各々は、最終段から２番目のシ
フト段に、バイト単位でロードした最終ビットを最終シ
フト段にビットシフトすると同時に、次に処理されるバ
イト単位のライトデータの先頭の奇数ビット、偶数ビッ
トの各々をロードして前記符号手段（１６）に出力させ
る手段を備えたことを特徴する請求項１記載の変調装置
。