JPH03101245A - 半導体集積回路装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 内部の回路の信号伝達遅延時間の試験が容易な半導体集
積回路装置とその製造方法に関し、信号伝達遅延時間が
所定の要件を満たすか否かを簡単に判別することができ
る半導体集積回路装置を提供することを目的とし、 同一半導体チップ上に所定の回路機能を果す測定対象回
路と試験用の回路とを集積した半導体集積回路装！であ
って、該試験用回路が、基準となる信号伝達遅延時間を
有する基準回路と、該基準回路の出力と該測定対象回路
の少なくとも１部の出力とを入力として受け、その時間
的前後関係に応じて出力を発生するラッチ回路とを含む
ように構成する。

［産業上の利用分野］ 本発明は、半導体集積回路装置とその製造方法に関し、
特に、内部の回路の信号伝達遅延時間の試験が容易な半
導体集積回路装置とその製造方法に間する。

［従来の技術］ 半導体集積回路装置において、信号の伝達遅延時間が一
定範囲にある事が要求される場合がある。

高速動作半導体集積回路装置においては、信号伝達遅延
時間に対する要求は一層厳しくなる。

従来の半導体集積回路装置においては、パッケージに組
み立てた後較正された治具やテスタを用いて、半導体集
積回路内の特定の回路に信号を伝達させ、その結果得ら
れる出力信号とシミュレーション等の結果とを比較して
伝達遅延時間を得、仕様を満足するものを良品として扱
っていた。

テストの結果要求される信号伝達遅延時間を満足しない
半導体集積回路装置は不良品として除去されていた。

［発明が解決しようとする課題］ 従来の技術によれば、パッケージに組み立てた後に信号
伝達遅延時間の測定を行っており、信号伝達遅延時間に
関して不良品であるサンプルもパッケージングを受けて
いた。

また、治具やテスタの構成を常に正確に行っておく必要
があり、信号伝達遅延時間が所望の要件を満たすか否か
の判定は容易ではなかっな。

本発明の目的は、信号伝達遅延時間が所定の要件を満た
すか否かを簡単に判別することができる半導体集積回路
装置を提供することである。

また、本発明の目的は、パッケージングの前の段階で信
号伝達遅延時間についての試験を行うことができる半導
体集積回路装置を提供することである。

さらに本発明の目的は、上に述べたような半導体集積回
路装置を製造する方法を提供することである。

［課題を解決するための手段］ 本発明は、信号伝達遅延時間の絶対値を測定する代わり
に、基準となる回路の信号伝達遅延時間と測定対象回路
の信号伝達遅延時間とを比較することにより、半導体集
積回路装置の信号伝達遅延時間の試験を行うことを提案
する。

第１図（Ａ）〜（Ｄ）は本発明の基本実施例を説明する
図である。第１図（Ａ）は基本構成を示す。

半導体集積回路内には、所定の回路機能を有する測定対
象となる回路２と共に、試験用回路８を作成する。試験
用回路８は、基準となる信号伝達遅延時間を有する基準
回路４とラッチ回路６を有する。このラッチ回路６に測
定対象回路２の出力と基準回路６の出力を印加し、その
時間的前後間係に応じて判定出力を得る。

たとえば、第１図（Ｂ）に示すように、基準回路４をラ
ッチ回路６のクロック端子Ｃに接続し、測定対象回路２
の出力をラッチ回路６のデーター入力端子りに接続する
。試験信号を基準回路４と測定対象回路２とに供給する
と、ラッチ回路の出力端子Ｑからはハイ／ローの出力が
得られる。

［作用コ 第１図（Ｂ）に示した接続例において、基準回路４の出
力であるタロツク信号と測定対象回路２の出力であるデ
ータ信号との時間的前後関係に基づいて、ラッチ回路６
の出力Ｑがどのように変化するかを第１図（Ｃ）、（Ｄ
）に示す。

第１図（Ｃ）はデータ信号の方が速い場合のタイミング
チャートである。データ信号りが先に１からＯに変化し
、その後、クロック信号Ｃがパルス上に１から０に変化
する。この場合、ラッチ回路６の出力Ｑはクロック信号
の立ち下がりに応じて１から０に立ち下がり、そのｆ＆
　Ｏの位置を保持する。

すなわち、ラッチ回路６の出力Ｑがローに変化した場合
には、データ信号の方がクロ・ｙり信号より速く到達し
たことを意味し、測定対象回路２の信号伝達遅延時間が
基準の値よりも短いことを意味する。

第１図（Ｄ）はデータ信号よりもクロック信号のほうが
速く到達する場合のタイミングチャートを示す。

まず、クロック信号Ｃがパルス的に１から０に変化した
後に、データ信号りが１からＯに変化すると、ラッチ回
路６の出力Ｑはなんら変化をせず、１の値を保持する。

すなわち、ラッチ回路６の出力Ｑが変化を受けずハイの
状態を保持する場合には、測定対象回路２の信号伝達遅
延時間は基準回路４の基準値よりも長いことを意味する
。

逆に、ラッチ回路６のクロック入力に測定対象回路２の
出力を受け、データ入力端子に基準回路４の出力を受け
ると、ハイ／ローの関係が逆の出力信号を得ることがで
きる６例えば、信号伝達遅延時間が上限、下限に挾まれ
た所定の範囲内に存在することを調べる場合には、上に
述べた２つの接続例を組み合わせて用いる事ができる。

［実施例］ 第２図は、基準回路４の出力をラッチ回路６のクロック
人力Ｃ５測定対象回路２の出力をデーター人力りとした
場合の具体的実施例を示す。

図において、入力を共通として、基準回路４と測定対象
回路２が入力に接続され、それぞれの出力をラッチ回路
６のクロック入力端子Ｃとデーター入力端子りに接続す
る。ラッチ回路６はその内部にチョッパー回路１１を含
む、チョッパー回路１１はクロック入力端子Ｃに接続さ
れ、入力信号と、奇数個の遅延インバータ回路１２によ
って遅延された反転信号との論理和をオア回路１３で形
成し、クロック信号を形成する。このチョッパー回路１
１から供給される論理和信号は、オア回路１４を介して
オア回路１６で測定対象回路２から供給されたデータ信
号と論理演算され、論理和信号を生じる。なお、データ
信号に関して、クロック信号とのタイミング（遅延）の
バランスを取るために、２つのダミーゲート１７．１８
が挿入されている。

すなわち、基準回路４の出力からオア回路１６のＣＰ入
力端子までの距離と、測定対象回路２の出力からオア回
路１６のＤＰ入力端子までの距離ができるだけ等しくさ
れる。このオア回路１６の出力は、オア回路１４の反転
出力と共にアンド回路２１に供給され、ラッチ回路６の
出力を形成する。アンド回路２１のＱ出力はオア回路１
９に帰還されている。

このような、第２図の回路構成によって、第１図（Ｂ）
、（Ｃ）、（Ｄ）に示す信号伝達遅延時間測定回路が形
成される。

第３図（Ａ）〜（Ｃ）は、本発明の他の実施例による、
半導体集積回路装置を説明するための図である。第３図
（Ａ）は回路構成を示す。

共通の入力端子に第１基準回路４、測定対象回路２、第
２基準回路５が接続されている。ここで、第２基準回路
５の信号伝播遅延時間は第１基準回路４の信号伝播遅延
時間より短いとする。また、測定対象回路、第１基準回
路、第２基準回路の各出力はそれぞれハイからローに変
化する場合を考える。第１基準回路４と測定対象口１ｉ
１８２の出力は、それぞれ第１ラッチ回路６のクロック
入力端子０１とデータ入力端子Ｄ１とに供給される。こ
の構成は、第１図（Ｂ）に示した接続例と同様であり、
第１図（Ｃ）、（Ｄ）に示すような、出力Ｑ１が得られ
る。すなわち、第１ラッチ回路６の出力端子Ｑ１に得ら
れる信号は、第３図（Ｂ）に示すようになる。すなわち
、第１基準回路４の基準値１よりも測定対象回路の信号
伝達遅延時間が長い場合には、出力Ｑ１は変化せず、測
定対象回路２の信号伝達遅延時間が第１基準回＃１４の
基準値１よりも短い場合に、出力Ｑ１は“１”から０”
に変化する。測定対象回路２と、第２基準回路５の出力
は、第２ラッチ回路７のクロック入力端子０２とデータ
入力端子Ｄ２にそれぞれ供給される。

すなわち、測定対象回路２の信号伝達遅延時間よりも第
２基準回Ｆ＃１５の信号伝達遅延時間のほうが短い場合
に、出力Ｑ２が変化する。すなわち、第３図（Ｃ）に示
すように測定対象回路２の信号伝達遅延時間が第２基準
回路５の基準値２よりも長い場合に出力Ｑ２が“１”か
ら“０”に変化する。

々）ｌう・ｙ子回路６の出力Ｑ１と、第２ラッチ回路７
の出力Ｑ２とはオア回路９に供給されて論理和が出力さ
れる。

第３図（Ｂ）と（Ｃ）に示すように、第１ラッチ回路６
の出力と第２ラッチ回路７の出力は、それぞれ基準値よ
りも短い場合と長い場合に変化する。出力変化はハイか
らローへであるので、オア回路９から出力が得られるの
はラッチ回路６．７の両方が出力変化をする場合である
。従って、測定対象回路が基準値２よりも長く、基準値
１よりも短い信号伝達遅延時間を有するときに、出力が
得られる。

このように、第３図（Ａ＞に示す回路を用いることによ
って、測定対象回路２がある範囲の信号伝達遅延時間を
有するかどうかを判定することができる。

第３図（Ａ＞、（Ｂ）、（Ｃ）では、第１基準回路、第
２基準回路、測定対象回路がそれぞれハイからローに信
号レベルを変化させる場合を説明した。これらの信号が
それぞれローからハイに変化するような場合には、動作
原理は同等であるが、ラッチ回路から得られる信号のレ
ベルが反転する。

第４図（Ａ）、（Ｂ）、（Ｃ）は本発明の他の実施例を
示す、第４図（Ａ）において、入力に対して第１基準回
路４、測定対象回路２、第２基準回路５が並列に接続さ
れ、第１基準回路４と測定対象回路２の出力が、第１ラ
ッチ回路６のクロック入力端子Ｃ１とデータ入力端子Ｄ
１とに接続され、測定対象回路２と第２基準回路５の出
力が第２ラッチ回路７のクロック入力端子０２とデータ
入力端子Ｄ２とに接続される。第１ラッチ回１ｉ１８６
と第２ラッチ回路７の出力は、本実施例ではアンド回路
１０に供給され、アンド回路１０から出力が供給される
。入力信号はローからハイに変化する。ラッチ回路の出
力が変化する時もローからハイへ変化する。

この様子を第４図（Ｂ）、＜Ｃ＞に示す、測定対象回路
が所定の範囲内の信号伝達遅延時間を有するか否かを判
定するためには、第１ラッチ回路６と第２ラッチ回路７
とが共に出力を変化させた状態を検出することが必要で
ある。出力変化の状態は、ハイ信号レベルで示されるの
で、第１ラッチ回路６と第２ラッチ回路７との出力Ｑ１
、Ｑ２が共にハイになる時が要件を満たす時である。そ
こで、百出力はアンド回路１０に供給される。このよう
にして、測定対象回路２の信号伝達遅延時間が基準範囲
内にある場合に出力端子に信号出力を得ることができる
。

以上、実施例に沿って説明したが、本発明はこれらに制
限されるものではない８例えば、種々の変更、改良、組
み合わせ等が可能なことは等業者に自明であろう。

［発明の効果］ 以上説明したように、本発明によれば、半導体集積回路
装置内に作り付けた試験回路によって、測定対象回路の
信号伝達遅延時間が所望の条件を満たすか否かをパッケ
ージングの前に知ることができる。

判定結果が簡単なデジタル信号で表されるので、判定は
極めて簡単に行うことができる。

構成された治具やテスタを用いる必要がなくなる。

パッケージ前に不良品を検出することができるので、不
良品をパケージする無駄が省ける。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は本発明の基本実施例を示し、第
１図（Ａ）は基本回路構成を示す回路図、第１図（Ｂ）
は第１図（Ａ）の基本回路構成の接続例を示すブロック
回路図、第１図（Ｃ）、（Ｄ）は、第１図（Ｂ）の接続
例に於ける信号のタイミングチャート、 第２図は第１図（Ｂ）に示す回路の具体的実施例を示す
回路図、 第３図（Ａ）〜（Ｃ）は本発明の他の実施例を示し、第
３図（Ａ）は回路構成を示すブロック図、第３図（Ｂ）
、（Ｃ）はラッチ回路の出力を示すためのグラフ、 第４図（Ａ）〜（Ｃ）は本発明の更に他の実施例を示し
、第４図（Ａ）は回路構成を示すブロック図、第４図（
Ｂ）、（Ｃ）はラッチ回路の出力を示すグラフである。 １３．１４．１６オア回路 １７．１８　　　ダミーゲイト ２１　　　　　　アンド回路 図において、 ６．７ ０ １ ２ 測定対象回路 （第１）基準回路 （第２）基準回路 ラッチ回路 クロック入力端子 データ入力端子 オア回路 アンド回路 チョッパー回路 遅延インバータ （Ａ）基本構成 （Ｂ）接続例 （Ｃ＞タイミングチャート（１） （Ｄ）タイミングチャート（２） 本発明の基本実施例 第１図 （Ａ）回路ｍｔ （Ａ＞回路構成

Claims (2)

【特許請求の範囲】
1. （１）、同一半導体チップ上に所定の回路機能を果す測
   定対象回路（２）と試験用の回路（８）とを集積した半
   導体集積回路装置であって、該試験用回路が、 基準となる信号伝達遅延時間を有する基準回路（４）と
   、 該基準回路（４）の出力と該測定対象回路
2. （２）の少なくとも１部の出力とを入力として受け、そ
   の時間的前後関係に応じて出力を発生するラッチ回路（
   ６）と を含む半導体集積回路装置。 （２）、所定の回路機能を果す測定対象回路（２）と共
   に、基準となる信号伝達遅延時間を有する基準回路（４
   ）と該測定対象回路（２）と該基準回路（４）の出力に
   接続されたラッチ回路を含む試験用の回路を同一半導体
   チップ上に作成する工程と、 所定の試験用信号に対する該ラッチ回路の出力を調べる
   工程と、 該ラッチ回路の出力が所定の条件を満足しないチップを
   不良品として実装工程から除外する工程と を含む半導体集積回路装置の製造方法。