JPH03101328A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH03101328A JPH03101328A JP1238061A JP23806189A JPH03101328A JP H03101328 A JPH03101328 A JP H03101328A JP 1238061 A JP1238061 A JP 1238061A JP 23806189 A JP23806189 A JP 23806189A JP H03101328 A JPH03101328 A JP H03101328A
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- JP
- Japan
- Prior art keywords
- data
- memory
- clock
- read
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
同期多重伝送回路等においてデータを受信フレームから
システムフレームに乗せ替えを行う転送回路に関し、 書込制御信号に基づいて書込アドレスカウンタによりデ
ュアルポートメモリに入力データを書き込み、読出制御
信号に基づいた読出アドレスカウンタにより該メモリか
らデータを読み出すとき、該書込アドレスと読出アドレ
スとを位相差比較器で比較して読出禁止領域を検出し該
読出制御信号を制御するデータ転送回路において、メモ
リの書込と読出を同期して行うことを目的とし、該入力
データを、外部クロックから該メモリ及びカウンタに共
通なシステムクロックに乗せ替えて該メモリに与えるク
ロック同期化部を設けるように構成する。
システムフレームに乗せ替えを行う転送回路に関し、 書込制御信号に基づいて書込アドレスカウンタによりデ
ュアルポートメモリに入力データを書き込み、読出制御
信号に基づいた読出アドレスカウンタにより該メモリか
らデータを読み出すとき、該書込アドレスと読出アドレ
スとを位相差比較器で比較して読出禁止領域を検出し該
読出制御信号を制御するデータ転送回路において、メモ
リの書込と読出を同期して行うことを目的とし、該入力
データを、外部クロックから該メモリ及びカウンタに共
通なシステムクロックに乗せ替えて該メモリに与えるク
ロック同期化部を設けるように構成する。
本発明はデータ転送回路に関し、特に同期多重伝送回路
等においてデータを受信フレームからシステムフレーム
に乗せ替えを行う転送回路に関するものである。
等においてデータを受信フレームからシステムフレーム
に乗せ替えを行う転送回路に関するものである。
同期多重伝送回路等においては、これから使用される有
効データと、既に使用済みの無効データとを含むような
信号を伝送する場合等、受信フレームからシステムフレ
ームに乗せ替えを行うが、このデータの乗せ替えは誤り
無く然も迅速に行う必要がある。
効データと、既に使用済みの無効データとを含むような
信号を伝送する場合等、受信フレームからシステムフレ
ームに乗せ替えを行うが、このデータの乗せ替えは誤り
無く然も迅速に行う必要がある。
第６図は従来から用いられているデータ転送回路の構成
例を示したもので、１は入力データを書き込み、システ
ム側に同期してデータの読出転送を行うデュアルポート
メモリ（ＤＰＭ）、２は書込クロック及び書込制御信号
に基づいて入力データを書き込むためのアドレスを発生
する書込アドレスカウンタ、３は読出クロック及び読出
制御信号に基づいてメモリデータを読み出すためのアド
レスを発生する読出アドレスカウンタ、４は書込／読出
アドレスカウンタ２，３のアドレスカウント値の差（位
相差）を検出して読出禁止領域を検出するする位相差比
較器である。尚、１〜４でエラスティックストア（ＥＳ
）を構成している。
例を示したもので、１は入力データを書き込み、システ
ム側に同期してデータの読出転送を行うデュアルポート
メモリ（ＤＰＭ）、２は書込クロック及び書込制御信号
に基づいて入力データを書き込むためのアドレスを発生
する書込アドレスカウンタ、３は読出クロック及び読出
制御信号に基づいてメモリデータを読み出すためのアド
レスを発生する読出アドレスカウンタ、４は書込／読出
アドレスカウンタ２，３のアドレスカウント値の差（位
相差）を検出して読出禁止領域を検出するする位相差比
較器である。尚、１〜４でエラスティックストア（ＥＳ
）を構成している。
このようなデータ転送回路では、メモリ１の同一アドレ
スに読み／書きが同時発生したときには、「誤り」状態
となるので、読み／書きのカウンタ値が一定値以上近づ
かないようにするため、位相差比較器４が読出禁止領域
を検出して読出制御信号を制御するようにしている。但
し、この読出禁止領域は、大きく取り過ぎると伝播遅延
時間が長くなってしまうので、「誤りＪ状態が生じない
範囲内で最小に設定されている。
スに読み／書きが同時発生したときには、「誤り」状態
となるので、読み／書きのカウンタ値が一定値以上近づ
かないようにするため、位相差比較器４が読出禁止領域
を検出して読出制御信号を制御するようにしている。但
し、この読出禁止領域は、大きく取り過ぎると伝播遅延
時間が長くなってしまうので、「誤りＪ状態が生じない
範囲内で最小に設定されている。
このような従来例の場合、メモリ１の入出力が非同期で
行われている所謂時間軸上でのアナログ的な動作を行う
ため、読出禁止領域を設けても、書込側のクロックと読
出側のクロックとの関係がずれて位相差が不安定になっ
てしまうことがあり、かかる場合には転送データに「誤
り」が生じてしまうと共に、読み／書きを同時状態に近
づける程、「誤り」が生じ易くなるという問題点があっ
た。
行われている所謂時間軸上でのアナログ的な動作を行う
ため、読出禁止領域を設けても、書込側のクロックと読
出側のクロックとの関係がずれて位相差が不安定になっ
てしまうことがあり、かかる場合には転送データに「誤
り」が生じてしまうと共に、読み／書きを同時状態に近
づける程、「誤り」が生じ易くなるという問題点があっ
た。
従って、本発明は、書込制御信号に基づいて書込アドレ
スカウンタによりデュアルポートメモリに入力データを
書き込み、読出制御信号に基づいた読出アドレスカウン
タにより該メモリからデータを読み出すとき、該書込ア
ドレスと読出アドレスとを位相差比較器で比較して読出
禁止領域を検出し該読出制御信号を制御するデータ転送
回路において、メモリの書込と読出を同期して行うこと
を目的とする。
スカウンタによりデュアルポートメモリに入力データを
書き込み、読出制御信号に基づいた読出アドレスカウン
タにより該メモリからデータを読み出すとき、該書込ア
ドレスと読出アドレスとを位相差比較器で比較して読出
禁止領域を検出し該読出制御信号を制御するデータ転送
回路において、メモリの書込と読出を同期して行うこと
を目的とする。
カデータがクロック同期化部５に入力されるときには外
部クロックに従って行われるが、クロック同期化部５か
ら入力データを出力するときにはデュアルポートメモリ
１及び両カウンタ２，３に共通なシステムクロックに従
って行われるので、メモリ１への書込と読出はシステム
クロックにより行われることとなり、時間軸上でのアナ
ログ的な非同期の入出力でな（ディジタル的な同期した
入出力がメモリ１に対して実現される。
部クロックに従って行われるが、クロック同期化部５か
ら入力データを出力するときにはデュアルポートメモリ
１及び両カウンタ２，３に共通なシステムクロックに従
って行われるので、メモリ１への書込と読出はシステム
クロックにより行われることとなり、時間軸上でのアナ
ログ的な非同期の入出力でな（ディジタル的な同期した
入出力がメモリ１に対して実現される。
〔課題を解決するための手段］
上記の目的を達成するため、本発明に係るデータ転送回
路では、第１図に原理的に示すように、入力データを、
外部クロックからメモリＩ及びカウンタ２．３に共通な
システムクロックに乗せ替えてメモリｌに与えるクロッ
ク同期化部５を設けている。
路では、第１図に原理的に示すように、入力データを、
外部クロックからメモリＩ及びカウンタ２．３に共通な
システムクロックに乗せ替えてメモリｌに与えるクロッ
ク同期化部５を設けている。
［作 用〕
第１図に示す本発明のデータ転送回路では、入〔実 施
例〕 第２図は本発明に係るデータ転送回路に用いられるクロ
ック同期化部の一実施例（ピットバッファ）を示したも
ので、この実施例では、入力データＤ１を外部クロック
（例えば伝送路クロック）でラッチする入力バッファと
してのＤ−フリップフロップ（以下、Ｄ−ＦＦと略称す
る）５１と、メモリｌ及びカウンタ２，３に共通のシス
テムクロック（外部クロックと同一周波数）によりデー
タＤ２を出力する出力バッファとしてのＤ−ＦＦ５２と
、システムクロックに対して外部クロックが同相か逆相
かを判定するための位相判定部としてのＤ−ＦＦ５３と
、Ｄ−ＦＦ５３での判定結果に応じて入力データＤ１を
そのまま又は位相シフトしてＤ−ＦＦ５２に与えるため
の位相制御部５４であって中間バッファとしてのＤ−Ｆ
Ｆ５４ａと位相反転・正転部としてのＥＯＲゲート５４
ｂとで構成されたものと、入力データＤ１中の識別デー
タ（例えばデータ有効領域のときは“１”でデータ無効
領域のときは“０″となる２値データ）、即ち書込制御
信号からデータ無効領域を判定する判定部としてのＤ−
ＦＦ５５と、Ｄ−ＦＦ５３の出力をＤ−ＦＦ５５の出力
でラッチする位相シフト制御禁止・許容部としてのＤ−
ＦＦ５６とで構成されている。
例〕 第２図は本発明に係るデータ転送回路に用いられるクロ
ック同期化部の一実施例（ピットバッファ）を示したも
ので、この実施例では、入力データＤ１を外部クロック
（例えば伝送路クロック）でラッチする入力バッファと
してのＤ−フリップフロップ（以下、Ｄ−ＦＦと略称す
る）５１と、メモリｌ及びカウンタ２，３に共通のシス
テムクロック（外部クロックと同一周波数）によりデー
タＤ２を出力する出力バッファとしてのＤ−ＦＦ５２と
、システムクロックに対して外部クロックが同相か逆相
かを判定するための位相判定部としてのＤ−ＦＦ５３と
、Ｄ−ＦＦ５３での判定結果に応じて入力データＤ１を
そのまま又は位相シフトしてＤ−ＦＦ５２に与えるため
の位相制御部５４であって中間バッファとしてのＤ−Ｆ
Ｆ５４ａと位相反転・正転部としてのＥＯＲゲート５４
ｂとで構成されたものと、入力データＤ１中の識別デー
タ（例えばデータ有効領域のときは“１”でデータ無効
領域のときは“０″となる２値データ）、即ち書込制御
信号からデータ無効領域を判定する判定部としてのＤ−
ＦＦ５５と、Ｄ−ＦＦ５３の出力をＤ−ＦＦ５５の出力
でラッチする位相シフト制御禁止・許容部としてのＤ−
ＦＦ５６とで構成されている。
以下、このクロック同期化部の実施例の動作を第３図及
び第４図のタイムチャートを参照して説明する。
び第４図のタイムチャートを参照して説明する。
まず、外部クロックによりＤ−ＦＦ５１にラッチされ出
力された入力データＤＩ（第３図、第４図（ａ））は、
位相制御部５４のＤ−ＦＦ５４ａに送られる。
力された入力データＤＩ（第３図、第４図（ａ））は、
位相制御部５４のＤ−ＦＦ５４ａに送られる。
また、入力データＤｌ中の識別データ（書込制御信号）
は外部クロックによりＤ−ＦＦ５５でデータの無効領域
を判定してその判定結果（同図（ｂ））をクロックとし
てＤ−ＦＦ５６に与える。
は外部クロックによりＤ−ＦＦ５５でデータの無効領域
を判定してその判定結果（同図（ｂ））をクロックとし
てＤ−ＦＦ５６に与える。
Ｄ−ＦＦ５３ではシステムクロックに対する外部クロッ
クの位相関係が同相のときには°１”逆相のときには０
”をＤ−ＦＦ５６に出力する。
クの位相関係が同相のときには°１”逆相のときには０
”をＤ−ＦＦ５６に出力する。
従って、Ｄ−ＦＦ５６では、Ｄ−ＦＦ５５の出力により
入力データＤ１のデータ無効領域であることが判定され
ない内は位相制御部５４での位相シフトを禁止し、デー
タ無効領域であると判定されるとその位相シフトを許容
する出力をＥＯＲゲート５４ｂに送る。即ち、この位相
シフト制御禁止・許容部５６は、位相判定部５３と位相
制御部５４との間に挿入されてデータ無効領域が検出さ
れるまでは両クロックが逆相関係にあってもＤＦＦ５４
ａの保持データを有効データであるとして変更させな
いラッチ機能を果たしている。
入力データＤ１のデータ無効領域であることが判定され
ない内は位相制御部５４での位相シフトを禁止し、デー
タ無効領域であると判定されるとその位相シフトを許容
する出力をＥＯＲゲート５４ｂに送る。即ち、この位相
シフト制御禁止・許容部５６は、位相判定部５３と位相
制御部５４との間に挿入されてデータ無効領域が検出さ
れるまでは両クロックが逆相関係にあってもＤＦＦ５４
ａの保持データを有効データであるとして変更させな
いラッチ機能を果たしている。
従って、ＥＯＲゲート５４ｂでは、システムクロックと
外部クロックとが逆相であるとＤ−ＦＦ５３で判定され
且つＤ−ＦＦ５５でデータ無効領域と判定されてＩ）−
ＦＦ５６から位相シフト制御許容出力が与えられた時の
み、Ｄ−ＦＦ５４ａの入力データを位相シフトしてから
その出力データ（同図（ｄ））をＤ−ＦＦ５２に送り、
それ以外は、Ｄ−ＦＦ５４ａの入力データをそのままＤ
−ＦＦ５２に送るためのクロック（同図（Ｃ））を発生
してＤ−ＦＦ５４ａに与える。
外部クロックとが逆相であるとＤ−ＦＦ５３で判定され
且つＤ−ＦＦ５５でデータ無効領域と判定されてＩ）−
ＦＦ５６から位相シフト制御許容出力が与えられた時の
み、Ｄ−ＦＦ５４ａの入力データを位相シフトしてから
その出力データ（同図（ｄ））をＤ−ＦＦ５２に送り、
それ以外は、Ｄ−ＦＦ５４ａの入力データをそのままＤ
−ＦＦ５２に送るためのクロック（同図（Ｃ））を発生
してＤ−ＦＦ５４ａに与える。
そして、Ｄ−ＦＦ５２ではＤ−ＦＦ５４ａからのデータ
をシステムクロック（同図（ｅ））によりランチした出
力データ（同図（ｆ））としてメモリ１に送る。
をシステムクロック（同図（ｅ））によりランチした出
力データ（同図（ｆ））としてメモリ１に送る。
このように、位相判定部５３での判定結果に応じて入力
データＤ１をそのまま又は位相シフトして出力バッファ
５２に送るが、この位相シフトに際してはデータ無効領
域判定部５５において入力データＤ１のデータ無効領域
であることが判定されない内はＤ−ＦＦ５３での以前の
判定結果を保持することにより位相制御部５４での位相
シフＩ・制御を禁止し、データ無効領域が判定されたと
きのみ位相判定部５３からの現在の判定結果をランチす
ることにより位相制御部５４での位相シフト制御を行っ
ている。
データＤ１をそのまま又は位相シフトして出力バッファ
５２に送るが、この位相シフトに際してはデータ無効領
域判定部５５において入力データＤ１のデータ無効領域
であることが判定されない内はＤ−ＦＦ５３での以前の
判定結果を保持することにより位相制御部５４での位相
シフＩ・制御を禁止し、データ無効領域が判定されたと
きのみ位相判定部５３からの現在の判定結果をランチす
ることにより位相制御部５４での位相シフト制御を行っ
ている。
ここで、第３図及び第４同において、データ「２」が無
効データであるとすると、位相制御部５４での位相シフ
ト制御は第３図及び第４図のようにデータ無効領域での
み許容される。
効データであるとすると、位相制御部５４での位相シフ
ト制御は第３図及び第４図のようにデータ無効領域での
み許容される。
従って、第３図のようにデータ「２」の部分が２回発生
したり、第４図のようにデータ「２」の部分が消滅した
りしても、データ「２」はデータとして無効であるため
出力データＤ２に含まれる書込制御信号（識別データ）
によりメモリ１には書き込まれず、有効データに対して
のみメモリ１に書き込まれることとなる。
したり、第４図のようにデータ「２」の部分が消滅した
りしても、データ「２」はデータとして無効であるため
出力データＤ２に含まれる書込制御信号（識別データ）
によりメモリ１には書き込まれず、有効データに対して
のみメモリ１に書き込まれることとなる。
尚、本発明においては、第５図に示すように、アナログ
動作部（クロック同期化部）とディジタル動作部（エラ
スティックストア部）は必ずしも同じ回路（ＬＳＩ等）
の中に一体化して構成される必要はなく、個別に構成す
ることにより２例えば１つのアナログ動作部の後ろに複
数のディジタル動作部を適宜選択する場合も含まれる。
動作部（クロック同期化部）とディジタル動作部（エラ
スティックストア部）は必ずしも同じ回路（ＬＳＩ等）
の中に一体化して構成される必要はなく、個別に構成す
ることにより２例えば１つのアナログ動作部の後ろに複
数のディジタル動作部を適宜選択する場合も含まれる。
以上のように、本発明に係るデータ転送回路によれば、
人力データを、クロック同期化部により外部クロックか
らシステムクロックに乗せ替えてメモリに与えるように
構成したので、メモリの読み／書きを単一システムクロ
ックで同期して行うことが可能となり以下のような特有
の効果が得られる。
人力データを、クロック同期化部により外部クロックか
らシステムクロックに乗せ替えてメモリに与えるように
構成したので、メモリの読み／書きを単一システムクロ
ックで同期して行うことが可能となり以下のような特有
の効果が得られる。
■メモリの読み／書きを同時状態（ライト・イネーブル
とリード・イネーブルとが連続している状態）で行うこ
とが可能となる。
とリード・イネーブルとが連続している状態）で行うこ
とが可能となる。
■単一のクロνりを用いるので安価なデバイスで実現で
きる。
きる。
■スタッフ判定回路等の付加回路を容易に追加すること
ができる。
ができる。
■クロック同期化部とメモリによるフォーマット変換部
とを切り離すことにより、単一のクロック同期化部で各
種レベルのエラスティックストアメモリに対応すること
ができる。
とを切り離すことにより、単一のクロック同期化部で各
種レベルのエラスティックストアメモリに対応すること
ができる。
■ジッタによる変動の吸収と、即時スタッフという相反
する状態にも簡単に対応できる。
する状態にも簡単に対応できる。
第１図は、本発明に係るデータ転送回路の原理図、
第２図は、本発明に用いるクロック同期化部の一実施例
を示す回路図、 第３図及び第４図は、本発明実施例の動作を説明するた
めのタイムチャート図、 第５図は、本発明の適用例を示したブロフク図、第６図
は、従来例を示す原理図、である。 第１図において、 ■・・・デュアルポートメモリ、 ２・・・書込アドレスカウンタ、 ３・・・読出アドレスカウンタ、 ４・・・位相差比較器、 ５・・・クロック同期化部。 図中、同一符号は同−又は相当部分を示す。
を示す回路図、 第３図及び第４図は、本発明実施例の動作を説明するた
めのタイムチャート図、 第５図は、本発明の適用例を示したブロフク図、第６図
は、従来例を示す原理図、である。 第１図において、 ■・・・デュアルポートメモリ、 ２・・・書込アドレスカウンタ、 ３・・・読出アドレスカウンタ、 ４・・・位相差比較器、 ５・・・クロック同期化部。 図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 書込制御信号に基づいて書込アドレスカウンタ（２）に
よりデュアルポートメモリ（１）に入力データを書き込
み、読出制御信号に基づいた読出アドレスカウンタ（３
）により該メモリ（１）からデータを読み出すとき、該
書込アドレスと読出アドレスとを位相差比較器（４）で
比較して読出禁止領域を検出し該読出制御信号を制御す
るデータ転送回路において、該入力データを、外部クロ
ックから該メモリ（１）及びカウンタ（２）（３）に共
通なシステムクロックに乗せ替えて該メモリ（１）に与
えるクロック同期化部（５）を設けたことを特徴とする
データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238061A JPH03101328A (ja) | 1989-09-13 | 1989-09-13 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238061A JPH03101328A (ja) | 1989-09-13 | 1989-09-13 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101328A true JPH03101328A (ja) | 1991-04-26 |
Family
ID=17024574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238061A Pending JPH03101328A (ja) | 1989-09-13 | 1989-09-13 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101328A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547816A (en) * | 1977-06-20 | 1979-01-20 | Nippon Telegr & Teleph Corp <Ntt> | Phase synchronous system |
| JPS612442A (ja) * | 1984-06-15 | 1986-01-08 | Mitsubishi Electric Corp | 位相変動吸収装置 |
-
1989
- 1989-09-13 JP JP1238061A patent/JPH03101328A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547816A (en) * | 1977-06-20 | 1979-01-20 | Nippon Telegr & Teleph Corp <Ntt> | Phase synchronous system |
| JPS612442A (ja) * | 1984-06-15 | 1986-01-08 | Mitsubishi Electric Corp | 位相変動吸収装置 |
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