JPH03101511A - Power amplifier - Google Patents
Power amplifierInfo
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- JPH03101511A JPH03101511A JP1239036A JP23903689A JPH03101511A JP H03101511 A JPH03101511 A JP H03101511A JP 1239036 A JP1239036 A JP 1239036A JP 23903689 A JP23903689 A JP 23903689A JP H03101511 A JPH03101511 A JP H03101511A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は、電力増幅装置に係り、詳しくは多段の電力増
幅器を有し、その出力電力を制御可能な電力増幅装置に
関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a power amplification device, and more particularly to a power amplification device that has a multi-stage power amplifier and whose output power can be controlled.
近年、移動体通信市場の拡大、特に携帯電話機等の無線
機において、長時間通話のための低消費電力化が要求さ
れている。このため、無線機において、電力消費率が大
きい送信電力増幅器の高効率化をすすめる必要がある。In recent years, with the expansion of the mobile communication market, there has been a demand for lower power consumption for long-duration calls, especially in wireless devices such as mobile phones. Therefore, in radio equipment, it is necessary to improve the efficiency of the transmission power amplifier, which has a high power consumption rate.
通信の分野、例えばディジタル無線分野において電力増
幅を行う素子としては、シリコンバイポーラトランジス
タ、インバットダイオード等があり、最近ではGaAs
を用いた電界効果トランジスタが広く使われるようにな
っている。インバットダイオードはマイクロ波帯で比較
的大きい出力が得られるが、熱雑音が大きいため主とし
て送信用素子に用いられ、現在5 GHz、 11GH
z、 15GHz。Elements that perform power amplification in the communication field, for example in the digital wireless field, include silicon bipolar transistors and invat diodes, and recently GaAs
Field-effect transistors using Invat diodes can obtain a relatively large output in the microwave band, but because of their large thermal noise, they are mainly used as transmitting elements, and are currently used in 5 GHz and 11 GHz.
z, 15GHz.
20GHz帯でそれぞれ1.4W、 0.6W、
0.2W、 0.15Wの出力のものが実用に供されて
いる。1.4W, 0.6W, respectively in 20GHz band
Types with outputs of 0.2W and 0.15W are in practical use.
このような通信分野に供される従来の電力増幅器におい
ては、最大出力時の効率を上げるべく、B、C級あるい
はF級といわれる動作方法が採られている。しかし、無
線機はシステム上、絶えず4〜6ステツプにて出力を制
御する必要があり、そのときは電力増幅器のバイアス電
源のみを可変させ出力制御を行っている。In conventional power amplifiers used in the communication field, an operation method called class B, class C, or class F is adopted in order to increase efficiency at maximum output. However, due to the system nature of the radio device, it is necessary to constantly control the output in four to six steps, and in this case, only the bias power source of the power amplifier is varied to control the output.
具体的には、第5図に示すように電力増幅器21が各段
のトランジスタ22〜24を有し、入力信号端子25か
らの信号を3段増幅して出力信号端子26から出力する
場合に、各段の電源端子22a〜24aに供給されてい
る電圧を可変制御する。例えば、各段のトランジスタ2
2〜24がFETの場合に出力制御を行うときは、第6
図に示すように各段のドレイン電圧v0を下げて出力電
力を下げたり、あるいは第7図に示すように各ゲート電
圧■6を深くしてドレイン電流を低くすることで出力を
抑えている。−船釣には、電力容量の少ない初段のトラ
ンジスタ22あるいは初段十中段のトランジスタ22.
24のみについて電力制御を行う。なお、各段がFET
でなくトランジスタの場合はコレクタ電圧又はベース電
圧を変化させて電力制御を行う。Specifically, as shown in FIG. 5, when the power amplifier 21 has transistors 22 to 24 in each stage and amplifies the signal from the input signal terminal 25 in three stages and outputs it from the output signal terminal 26, The voltages supplied to the power supply terminals 22a to 24a of each stage are variably controlled. For example, transistor 2 in each stage
When performing output control when 2 to 24 are FETs, the 6th
As shown in the figure, the output power is suppressed by lowering the drain voltage v0 of each stage, or by lowering the drain current by increasing the gate voltage 6 of each stage as shown in FIG. 7, thereby suppressing the output. -For boat fishing, the first stage transistor 22 or the first stage middle stage transistor 22.
Power control is performed only for 24. Note that each stage is an FET.
In the case of a transistor instead, power control is performed by changing the collector voltage or base voltage.
しかしながら、このような従来の電力増幅装置にあって
は、最大出力付近にて効率を最も良くするように整合化
された電力増幅器をバイアス電源にて出力制御した場合
、例えば、最大出力から約3〜1OdB下げた出力とす
るような場合、固定されている増幅器の整合回路、特に
出力回路が十分な整合をとれず、効率が著しく悪くなる
という問題点があった。However, in such conventional power amplification devices, when the output of a power amplifier that is matched to maximize efficiency near the maximum output is controlled by a bias power supply, for example, when the output is controlled by a bias power supply, approximately 3 In the case where the output is lowered by ~1 OdB, there is a problem that the matching circuit of the fixed amplifier, especially the output circuit, cannot achieve sufficient matching, resulting in a significant decrease in efficiency.
そこで本発明は、効率を下げずに出力電力の制御を行う
ことのできる電力増幅装置を提供することを目的として
いる。Therefore, an object of the present invention is to provide a power amplification device that can control output power without reducing efficiency.
本発明による電力増幅装置101は上記目的達成のため
、第1図にその原理ブロック図を示すように、多段のト
ランジスタを含む増幅回路102a〜102nにより電
力増幅を行うとともに、そのバイアスを変えて出力電力
を制御し、終段あるいは各段の少なくとも1つに出力整
合回路103を備えた電力増幅装置101において、前
記出力整合回路103に容量性の能動素子104を設け
、該能動素子104のバイアスを変化させて回路の整合
を行いつつ、増幅回路102a〜102nのバイアスを
変えて出力電力を制御するように構成する。In order to achieve the above object, the power amplification device 101 according to the present invention, as shown in the principle block diagram in FIG. In a power amplification device 101 that controls power and includes an output matching circuit 103 in the final stage or at least one of each stage, a capacitive active element 104 is provided in the output matching circuit 103, and the bias of the active element 104 is controlled. The output power is controlled by changing the biases of the amplifier circuits 102a to 102n while matching the circuits by changing the biases of the amplifier circuits 102a to 102n.
本発明では、出力制御の際は、容量性の能動素子104
のバイアスが変えられ、これによりその容量成分が変え
られつつ出力整合回路103の整合も行われ、同時に増
幅回路102a〜102nのバイアスも変えられる。In the present invention, when controlling the output, the capacitive active element 104
The bias of the amplifier circuits 102a to 102n is changed, thereby changing the capacitance component and matching of the output matching circuit 103, and at the same time changing the bias of the amplifier circuits 102a to 102n.
したがって、出力整合回路103のインピーダンスと各
段の電源電圧が連動して電力が制御され、効率の低下が
防止される。Therefore, the impedance of the output matching circuit 103 and the power supply voltage of each stage are linked to control power, and a decrease in efficiency is prevented.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第2.3図は本発明に係る電力増幅装置の一実施例を示
す図である。第2図は電力増幅装置の回路図であり、こ
の図において、1.2はFET、3.4はチョークコイ
ル、5〜12はチップ型のコンデンサで、そのうちコン
デンサ5.6.7.8はDC成分をカットするとともに
整合用としての機能を有し、コンデンサ9.11は特に
チョークコイル3.4と出力整合用に用いられているも
の、13は可変容量ダイオード(容量性の能動素子)で
あり、2段増幅を行う例である。また、電源関係として
、VGI、 vG□はそれぞれFETI、2のゲート
バイアス電源、V p 1 、 V Dzはそれぞれ
FET1.2のドレインバイアス電源、VO2は可変容
量ダイオード13に対するダイオード用電源である。FIG. 2.3 is a diagram showing an embodiment of the power amplifying device according to the present invention. Figure 2 is a circuit diagram of a power amplifier. In this figure, 1.2 is an FET, 3.4 is a choke coil, and 5 to 12 are chip-type capacitors, among which capacitors 5, 6, 7, and 8 are Capacitor 9.11 is used for output matching with choke coil 3.4, and 13 is a variable capacitance diode (capacitive active element). This is an example of two-stage amplification. Further, regarding power supply relations, VGI and vG□ are gate bias power supplies for FETI 2, respectively, V p 1 and V Dz are drain bias power supplies for FET 1.2, respectively, and VO2 is a diode power supply for the variable capacitance diode 13 .
上記カップリングコンデンサ7、カップリングコンデン
サ8、出力整合用コンデンサ12および可変容量ダイオ
ード13は出力整合回路14を構成している。The coupling capacitor 7, coupling capacitor 8, output matching capacitor 12, and variable capacitance diode 13 constitute an output matching circuit 14.
以上の構成において、各段のFBTI、2におけるドレ
インはソースに対して正にバイアスされ、n形動作層内
を多数キャリアである電子がソースからドレインに向か
って流れる。ゲート電極とn形動作層はショットキ接合
(整流性接合)しており、ゲート電圧により空乏層が変
化するので、ドレイン電流はゲートに加えられた信号(
INPUT)により変化することになる。すなわち、ゲ
ートは電流制御弁として動作するが、ゲートに消費され
る電力は小さ(、ドレイン電流の大きな変化を0UTP
UTとして取り出し得るので、FET1.2は電力の増
幅作用を行う。In the above configuration, the drain in each stage of FBTI 2 is positively biased with respect to the source, and electrons, which are majority carriers, flow from the source to the drain in the n-type operating layer. The gate electrode and the n-type active layer form a Schottky junction (rectifying junction), and the depletion layer changes depending on the gate voltage, so the drain current changes depending on the signal applied to the gate (
INPUT). In other words, the gate operates as a current control valve, but the power consumed by the gate is small (i.e., large changes in drain current can be controlled by 0UTP).
Since it can be taken out as a UT, FET 1.2 performs a power amplification action.
ここで、出力制御を行うときは可変容量ダイオード13
に対するバイアスV113を変化させ、可変容量ダイオ
ード13の容量成分を変化させる。これにより、出力制
御時における出力整合回路14の最適化を行う。これは
、第3図にスミスチャートを示すように点A(高出力に
相当)にあるインピーダンスを増幅回路に対し並列に取
り付けられた可変容量ダイオード13の容量成分を増加
させることにより、低出力である点Bまで動かすことに
相当している。なお、第3図中、実線は効率が一定の円
であり、破線は出力が一定の円である。したがって、点
Aから点Bに動かすことで、出力を33dBmから28
dBm程度に下げつつ効率は80%前後で4〜6dBm
程度落ちるものの、著しく低下することはない。また、
出力を十分に下げた場合はドレインバイアス■、を下げ
、同様の動作を行わせる。Here, when performing output control, the variable capacitance diode 13
By changing the bias V113 for the variable capacitance diode 13, the capacitance component of the variable capacitance diode 13 is changed. Thereby, the output matching circuit 14 is optimized during output control. This is achieved by increasing the impedance at point A (corresponding to high output) by increasing the capacitance component of the variable capacitance diode 13 connected in parallel to the amplifier circuit, as shown in the Smith chart in Figure 3. This corresponds to moving to a certain point B. In FIG. 3, the solid line is a circle with constant efficiency, and the broken line is a circle with constant output. Therefore, by moving from point A to point B, the output goes from 33 dBm to 28 dBm.
Efficiency is 4-6 dBm at around 80% while lowering to about dBm
Although the level is reduced, it is not significantly reduced. Also,
If the output has been lowered sufficiently, lower the drain bias ■, and perform the same operation.
なお、上記実施例は2段増幅で出力整合回路が1箇所の
例であるが、これに限らず、他の段数の増幅器でも本発
明は適用でき、また、終段のみでなく各段に出力整合回
路を備えていても適用できる。具体的には、例えば第4
図に示すように増幅装置201の各段の増幅器202a
〜202nに出力整合回路203a〜203nを備えて
いる場合は、各出力整合回路203a〜203nのそれ
ぞれに容量性の能動素子204a〜204nを設け、こ
れらの各能動素子204a〜204nのバイアスを変化
させて回路の整合を行いつつ、各段の増幅器202a〜
202nのバイアスを変えて出力電力を制御するように
してもよい。Although the above embodiment is a two-stage amplification with one output matching circuit, the present invention is not limited to this, and the present invention can be applied to amplifiers with other stages. It can be applied even if a matching circuit is provided. Specifically, for example, the fourth
As shown in the figure, each stage of the amplifier 202a of the amplifier device 201
202n are provided with output matching circuits 203a to 203n, each output matching circuit 203a to 203n is provided with capacitive active elements 204a to 204n, and the bias of each of these active elements 204a to 204n is changed. While performing circuit matching, the amplifiers 202a~
The output power may be controlled by changing the bias of 202n.
本発明によれば、電力増幅回路の出力電力の制御を効率
をあまり下げずに行うことができる。その結果、例えば
、本発明を適用すれば、電力制御を必要とする携帯用無
線機器の送信時間を大幅に伸ばすことができる。According to the present invention, it is possible to control the output power of the power amplifier circuit without significantly reducing efficiency. As a result, for example, by applying the present invention, the transmission time of portable wireless devices that require power control can be significantly extended.
第1図は本発明の原理ブロック図、
第2.3図は本発明に係る電力増幅装置の一実施例を示
す図であり、
第2図はその回路図、
第3図はその出力、効率特性を示す図、第4図は本発明
に係る電力増幅装置の他の実施例のブロック図、
第5〜7図は従来の電力増幅装置を示す図であり、
第5図はそのブロック図、
第6図はそのバイアス電圧の変化を説明する図、第7図
はその他のバイアス電圧の変化を説明する図である。
1、2・・・・・・FET。
3.4・・・・・・チョークコイル、
5〜12・・・・・・コンデンサ、
13・・・・・・可変容量ダイオード(容量性の能動素
子)14.103.203a〜203n・・・・・・出
力整合回路、101.201・・・・・・電力増幅装置
、102a〜102n・・・・・・増幅回路、1048
〜l04n、 204a〜204n・・・・・・容量性
の能動素子、202a〜202n・・・・・・増幅器、
VGl、 VO2・・・・・・ゲートバイアス電源、
VD I + V D 2・・・・・・ドレインバイ
アス電源、VDs・・・・・・ダイオード用電源。
−一一ゎ一一一一」
4
一実施例の回路図
第2図
■、をさげ、■。を低くする。
従来例のバイアス電圧の変化を説明する図第6図
VD(V)
従来例の他のバイアス電圧の変化を説明する図第7図Fig. 1 is a principle block diagram of the present invention, Fig. 2.3 is a diagram showing an embodiment of the power amplifier according to the present invention, Fig. 2 is its circuit diagram, and Fig. 3 is its output and efficiency. FIG. 4 is a block diagram of another embodiment of the power amplifier according to the present invention; FIGS. 5 to 7 are diagrams showing conventional power amplifiers; FIG. 5 is a block diagram thereof; FIG. 6 is a diagram explaining the change in the bias voltage, and FIG. 7 is a diagram explaining other changes in the bias voltage. 1, 2...FET. 3.4...Choke coil, 5-12...Capacitor, 13...Variable capacitance diode (capacitive active element) 14.103.203a-203n... ...Output matching circuit, 101.201...Power amplifier device, 102a-102n...Amplification circuit, 1048
~l04n, 204a~204n...capacitive active element, 202a~202n...amplifier,
VGl, VO2... Gate bias power supply,
VD I + V D 2...Drain bias power supply, VDs...Diode power supply. -11ゎ1111'' 4 Lower the circuit diagram of one embodiment in Figure 2 (■), and (■). lower. Figure 6 for explaining changes in bias voltage in the conventional example. Figure 7 for explaining changes in other bias voltage in the conventional example.
Claims (1)
うとともに、そのバイアスを変えて出力電力を制御し、 終段あるいは各段の少なくとも1つに出力整合回路を備
えた電力増幅装置において、 前記出力整合回路に容量性の能動素子を設け、該能動素
子のバイアスを変化させて回路の整合を行いつつ、増幅
回路のバイアスを変えて出力電力を制御するように構成
したことを特徴とする電力増幅装置。[Scope of Claims] A power amplifier device that performs power amplification using an amplifier circuit including multi-stage transistors, controls the output power by changing its bias, and has an output matching circuit in the final stage or at least one of each stage. , characterized in that the output matching circuit is provided with a capacitive active element, and the output power is controlled by changing the bias of the amplifier circuit while matching the circuit by changing the bias of the active element. A power amplification device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239036A JPH03101511A (en) | 1989-09-14 | 1989-09-14 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239036A JPH03101511A (en) | 1989-09-14 | 1989-09-14 | Power amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101511A true JPH03101511A (en) | 1991-04-26 |
Family
ID=17038925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239036A Pending JPH03101511A (en) | 1989-09-14 | 1989-09-14 | Power amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101511A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973543A (en) * | 1996-07-29 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Bias circuit for bipolar transistor |
-
1989
- 1989-09-14 JP JP1239036A patent/JPH03101511A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973543A (en) * | 1996-07-29 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Bias circuit for bipolar transistor |
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