JPH03102697A

JPH03102697A - 書込み回復・列アドレス回路を改善したスタティック半導体メモリ

Info

Publication number: JPH03102697A
Application number: JP1270181A
Authority: JP
Inventors: Antony G Bell; アンソニー　ジー．ベル
Original assignee: Logic Devices Inc
Current assignee: Logic Devices Inc
Priority date: 1988-10-20
Filing date: 1989-10-17
Publication date: 1991-04-30
Anticipated expiration: 2013-11-05
Also published as: JP2820460B2; US4975877A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は一般にスタティックランダムアクセス形メモリ
　（ＳＲＡＭ）に関し，特に高速動作を可能にするとと
もに、変化が望まれない格納データピットの状態が，意
図せずに変化する機会が減せられるような素子の回路の
改善に関する。

（従来の技術）メモリビットセルの実装密度が高いゆえに比較的低コス
トであるので，ダイナミックランダムアクセス形メモＩ
Ｊ　　（ＤＲＡＭ）は，最も広く使用されている形式の
半導体メモリである。

しかしながら，ＤＲＡＭには各ビットセルの状態を周期
的にリフレッシュする回路を含み，きわめて多量のオー
バヘッド回路が要求される。

ＳＲＡＭはリフレッシュをする必要性がなく，般に高速
のアクセス時間を有しているが、ＤＲＡＭに比較しては
るかにピットセルの大きさが大きいという欠点がある。

それゆえ，ＳＲＡＭの与えられた半導体チップ領域に入
る蓄積セルの数はＤＲＡＭの等価な領域に入る蓄積セル
の数に比べてきわめて少ない。

しかし，第１に高速アクセス時間ゆえに，特性が重要で
あって．かつ，コスト増が問題にされないような多くの
電算機応用分野はＳＲＡＭが使用されている。

多くの複雑な汎用電算機では，キャッシュのような，そ
のシステムメモリの小部分にはＳＲＡＭを使用し，大容
量のメモリにはＤＲＡＭを使用している。

代表的なＳＲＡＭは，メモリ内に格納されるべき情報の
各ビットに対応して個々にメモリセル回路を備えている
。

各ビットセル回路は，フリップフロップの性質のもので
ある。それは２つの安定状態を有するものである。セル
の状態は，その両端の電圧を監視することにより読み取
られる。セルの一方の側が高電圧レベルであって，かつ
．他が低電圧レベルであるならば，ピットセルはある状
態にあると考えられるが，その電圧を反転するならば，
それはその第２の状態にあると考えられる。セルの状態
は．その両端に逆極性の電圧を加えることによって変化
する。

ＳＲＡＭは．列と行との方向にそのビットセルを並べて
構成されている。複数の斯か乞セルは，一端がトランジ
スタスイッチを介してある列のビット線に接続され，他
端が他のトランジスタスイッチを介して第２の列ビット
線に接続されていて．一列に並べられている。複数のか
かる列が使用されている。ワード制御線は，多数の列を
横切って延びているセル行上で各セルを構成するトラン
ジスタスイッチに接続されている。斯くして，あるワー
ド線の状態を適当に活性化することは，ある行上のメモ
リセルをそれぞれの列ビット線に接続することである。

セルアレイ上で１セルの状態を読み取ることは，一つの
読み取り回路により達或されている。

同様に．一つの書込み回路が一つのセルアレイ用に設け
られている。セルの存在する行上のワード線の状態を適
当に活性化し．かつ，セルの存在するビット列線に読出
し／書込み回路を接続することにより，読出し／書込み
を行うため，特定のセルがアドレスされる。正しい列上
のビット線は，アドレス可能なデコード／マルチプレク
ス回路を介して．読出し／書込み回路に接続されている
。

これらの状況下で．アドレスされた列上の一つのセルの
みが列上のビット線に接続される。

すなわち．それは当該ワード線のアドレスされている行
上でのものであり，その一つのセルのみが読出し／書込
み回路に接続されている。

読出し回路は，基本的な素子としてセンス増幅器を備え
ている。アドレスされたセルの読み取りは，当該列上の
ビット線をセンス増幅器に接続することにより達或され
る。アドレスされた列上のビット線上の相対電位は，選
択されたメモリセルの状態を決定するために測定される
。

あるビット線が他のビット線より高電圧を有するならば
，それは一つの状態にあり，当該電圧が逆ならば他の状
態にある。

アドレスされたセルの状態は，同様にして当該セルをア
ドレスし，かつ．当該セルの存在する列上のビット線を
書込み回路に接続することにより変化する。書込み回路
は，セルの一方のビット線を高電圧レベルに駆動すると
ともに，同時に他方のビット線を低電圧レベルに駆動す
るととにより，当該セルの状態を切り替えさせる。

書込み回路がアドレスされたセルに接続されていないと
きには，他の書込み過程でセルの状態が逆転するまでセ
ルはその新しい状態に保持されている。

不活性状態では．通常のＳＲＡＭ回路はメモリセル間の
電位差の中間の電圧に全ビット線が保たれている。斯く
して，特定のセルの状態を読み出すために特定のセルを
アドレスしたときには，特定セルの接続されたビット線
はこの中間の電圧で動作を開始する。この電圧は，かな
りの高インピーダンスを介して電源へ接続されているが
、与えられた列上の一対のビット線にはセル両端の電位
差が接続されているので，急速にこれらの電圧を変化さ
せることができるようになっている。

アドレスされたセル列上のビット線では，この電圧変化
はセンス増幅器によりセンスされる。

読出し過程の速さは，非常に感度の高いセンス増幅器を
使用すれば最大になる。アドレスされたセルの存在する
行に対応するワード線の状態を活性化することによりア
ドレスされた列上のビット線に当該セルは接続されるが
，その後，上記非常に感度の高いセンス増幅器は上記ア
ドレスされた列上のビット線での電圧スイングの方向を
きわめて早く検出することができる。

（発明が解決しようとする課題）アドレスされた列上のビット線に対して接続されている
書込み駆動回路により．一つのビットを一つのアドレス
されたセルに書き込むときに，方の線を高電圧レベルに
上げるとともに他方の線を低電圧レベルに下げることに
より，安定状態で等電圧に保たれたビット線上の電圧を
駆動回路は急速に変化させる。

この後．当該セルに対応するワード線上の信号を不活性
状態に変化させることによりデータの書き込まれている
セルを当該セルに対応するビット線から切り離したとき
に．当該列上の他の成るセルが次に読み出されるべきで
あるという望ましくない状態下では，これらのビット線
上の電圧は等しくない。

当該列上の他のセルの読出し動作が達戊される前に，メ
モリはそれらのビット線が等電圧になるのを待たなくて
はならない。

ビット線は高インピーダンスを介して電圧源へ接続され
ているため．ビット線上の電圧は時間の観点において等
化される。動作過程を高速化するためには，アレイある
いはアレイの一部分上のすべてのビット線にはセルに書
込みが行われた即刻後に，アドレスされたセル列上のビ
ット線を希望する等電圧レベルに再生するための電圧で
パルスが加えられる。各列のビット線は通常．この期間
には一緒に接続され，一対のビット線を等電圧状態に再
生するため．当該列上のセルを読出すことができるよう
に、各事象の組合せが設計されている。

書込み動作の行われた後に，この等しくないビット線上
の状態は他の理由によっても望ましくないものでもある
。書込みが行われたばかりの当該列上の他のセルが極め
て短時間内に読み取りを行うためアドレスされたならば
．電圧の等しくないビット線上の電圧はセルの状態を切
り替えることができる電圧より遠く離れたものであり、
セルの状態は上記等しくない電圧により望ましくない変
化をする。

本発明の主たる目的は，格納されたデータを速度性能を
向上して読み取ることができるＳＲＡ．Ｍを提供するこ
とにある。

本発明のさらに特定の目的は，書込み動作の過程で等し
くない電圧状態に駆動されている一対の列ビット線上で
，等しい電圧を再生する回路の改善技術を提供すること
にある。

（課題を解決するための手段〉これらの目的，ならびにその他の目的は，スタティック
形ＲＡＭ　（ＳＲＡＭ）の内部で技術．および回路実装
上の幾多の改良の組合せにより達戊される。

これらの改良の一つは，通常，マルチプレクサなどの列
選択回路を介してパルスを再生しているビット線上の電
圧を．書き込まれたばかりの列のビット線に印加するこ
とにある。再生パルスは．パルスが必要な列上のビット
線のみに印加される。

不必要なパルスを他の列上のビット線へ印加することは
避けられている。斯くして．再生はきわめて低電力と，
比較的高速度で行われる。すなわち，パルスが指向する
必要のある列上のビット線は既にアドレスされているの
で，書込み動作が終了した後，短時間にわたりアドレス
指定を延長することにより再生を有効に行うことができ
る。

実施例においては，ビットをアドレスされたセルに書き
込むために使用されるのと同様な駆動部を，再生を達或
するための書込み駆動部として使用することにより，回
路はさらに簡易に作られる。

本発明の数多くの特徴の他の一つは，読出しおよび書込
み動作用に．列ビット線上の個別アドレス指定マルチプ
レクス回路を提供することにある。

すなわち，望まれる一対の列上のビット線をアドレスさ
れたセルの状態を読み取るためのセンス増幅器へ接続す
るためのマルチプレクス回路は，つのビットをアドレス
されたセルへ書き込むべきときに，これらの同一のビッ
ト線を書込み駆動回路へ接続するために使用されるマル
チプレクサ回路とは別のものである。このような分離に
より，書込み駆動回路のインピーダンスがセンス増幅器
からアンロードされるので，センス増幅器はアドレスさ
れたセルの状態を迅速に決定することができる。

さらに，読出し動作においては小電流であるため，読出
しマルチプレクス回路の部品は小形のものであるが，個
別書込みマルチプレクス回路には書込みをするためにア
ドレスされたビットへ高電流を通過させるように希望す
る回路素子を備え、読出し動作の速度に影響することな
く書込み再生を行うことができる。

さらに．この分離により，それぞれ読出しマルチブレク
サおよび書込みマルチブレクサにおける各素子を読出し
／書込みの単一目的用として最適化することができる。

本発明の他の目的，利点，および特徴は、それらの実施
例の詳細な記述から明らかであり，その記述は添付図面
に関連したものとすべきである。

（実施例）背景として，電子計算機システム用ＳＲＡＭを一般的に
記述した。チップ１１のような複数のメモリチップは．
それぞれ電子計算機のデータバス１３およびアドレスバ
ス１５へ接続されている。

本明細書において実施例として記述されているメモリチ
ップは，チップイネーブル（ＣＥ）制御信号，および書
込みイネーブル（ＷＥ）制御信号を利用した形式のもの
である。

これらの制御信号が両方とも同時に活性状態であるよう
なチップは、アドレスバス１５上のアドレスにより指定
された位置へ，データバスエ３からデータを書き込む条
件下にある。チップイネーブル信号が活性状態であるが
書込みイネーブル信号が活性状態ではない場合には，ア
ドレスバス１５上のアドレスによって指定された位置に
チップから読出された情報が格納されているという条件
下にチップが置かれている。

メモリチップの全アレイは，共通の書込みイネーブル信
号線１７に接続されている。概念的には，メモリチップ
は行列で形戒されていると考えられ、メモリチップの各
行は第１図のアレイのチップの最上行に対応する線１９
のような．共通チップイネーブル信号線に接続されてい
る。

イネーブルされているチップの該当行は，メモリから読
み出されているか，あるいはメモリに書き込まれている
データのワードに対応するビット位置を全て含むもので
ある。斯かるデータワードの各ビットはメモリチップ上
の別々の行に置かれているか，あるいは逆に２ビット以
上が別々の構成位置にある各メモリチップ上に置かれて
いる。

公知のように，他の形式のメモリチップでは．第１図に
示したチップイネーブル信号および書込みイネーブル信
号の代わりに．書込み（ＷＲ）制御信号および読出し（
ＲＤ）制御信号を使用しているものもある。

その場合，読出し／書込み制御信号の一つのみが一時に
活性状態に変化する。すなわち，読出しを実行すべきと
きには読出し信号，書込みを実行すべきときには書込み
信号が活性状態に変化する。

それらの信号のどちらかが存在しないト，それらの信号
により制御されているメモリチップはディスエーブルさ
れる。

ここに記載した本発明の実例は，これらの形式のメモリ
チップの一つを示すので，本発明の種々の様相も他の形
に対して適用することが可能である。

事実，現在のほとんどのマイクロプロセサは，電子計算
機における，どちらかの形式のメモリチップを取り扱う
ことができるものである。

第２図は，第１図のシステムのメモリチップ上，あるい
はその一部分上に含まれているメモリシステムを記載し
たものである。

選択回路２１を介して，データバス１３上の線２３が使
用されているものとする。線２３により供給されるデー
タパス上の単一ビット位置には，第２図の回路における
単一データピットを格納する。

すなわち，斯かるビットは，第２図の単一ビット位置が
一部分であるような全メモリに格納されている各データ
ワードに対応する。

第２図のメモリ部分に格納されている各ビットは．単一
ビットより戊るスタティックセルに格納されている。各
スタティック格納セルの公知の回路構成は．セル２５に
記載されている。

概念的，かつ．通常は物理的に，第２図の数“ｍ”とし
て指示された複数の列，ならびに第２図の数“ｎ”とし
て指示された複数の行で複数のセルが配置されている。

セル２５により指示された各セルは．直列に接続された
一対のインバータ回路２７．２９として表示することの
できるフリップフロップの性質をもった２安定値回路を
備えている。これらのインバータ間の回路ノード３１，
３３は、スイッチング電圧がノード３１．３１間に供給
されるまでセルの状態を示す安定電圧を保持している。

代表的な半導体回路実装技術においては．電源電圧は０
■と５．ＯＶとである。ノード３１．３３の一方はほぼ
Ｏｖであるが，他方はほぼ５．Ｏｖである。顧客の使用
により，ノード３１がＯｖであってノード３３が５．Ｏ
Ｖであるときには，セル２５はディジタル“零”ビット
を格納するものと考えられ，ノード３１．３３の電圧が
逆転゛したときには．セル２５はディジタル“１”を格
納するものと考えられる。これらの２安定状態の一方に
あるときには，高電圧のノードをＯＶに駆動するととも
に，零電圧のノードに３。５Ｖを越える電圧を短いパル
スで印加することにより，回路は他方の状態へと切り替
えられる。

一端．パルスの印加が終わると，電圧パルスが逆転する
ような他の状態の電圧がノード３１．３３間に印加され
るまで．セルの状態は変わらないで保持されている。も
ちろん，上記ではインバータ２７．２９を形或するトラ
ンジスタには電力が加えられているものと仮定している
。

セル２５を備え，さらにセル３５，図示してない複数の
セル．および最後のセル３７を備えた一つの列における
ビットセルは一対のビット線導体間に接続されている。

セル２５から見られるように，そのノード３１．３３は
、それぞれバスゲー｝４３．４５を介して列ビット線３
９．４１に接続されている。これらのバスゲートは，そ
のゲートがワード線を形或する導体４７に接続されてい
るスイッチングトランジスタである。ワード線４７上の
信号が活性状態に変化していると，バスゲート４３．４
５はオンにされ，これによってノード３１．３３がそれ
ぞれのビット線３９．４１に接続される。ワード線４７
上の信号が不活性状態であると，バスゲート４３．４５
がオフにされ，ビットセルは残りのメモリチップ回路か
ら分離される。

セル２５，セル４９，他の図示してない幾つかのセル，
およびセル５１を備えたセルの各行は共通のワード線４
７に接続されている。

行上の各セルは，それぞれ共通のワード線の状態に応じ
て一対の列ビット線に接続されているか，あるいは接続
されていないかである。

書込みにより状態を読出すか，あるいは変化させること
により，その状態を決定するため，第２図に示されてい
るアレイのうちで１ビットのセルのみが一時にアドレス
される。

行列においては，アドレスがアドレスバス１５上に与え
られているようなセルが存在し“，かつ，そのセルのア
ドレスは行デコード回路５３および列デコード回路５５
により決定される。線５上の信号により当該アドレスが
イネーブルされたときには，アドレスバス１５上の当該
アドレスに対応する適切なワード線を活性状態に変化さ
せることにより，行デコード回路５３はセルの行の一つ
を活性状態に変化させる。アドレスバス１５上のアドレ
スも回路５５によりデコードされる。これにより正しい
列ビット線が一つの読出し回路，あるいは一つの書込み
回路のいずれかに接続される読出し回路の主要な要素に
は．電圧人力線６３．６５を有するセンス増幅器６１が
ある。

センス増幅器６１の出力６７は，入力６３．６５が他よ
り高電圧レベルにあるか否かに依存した極性を有してい
る。その出力６７はバッファ回路およびラッチ回路６９
に印加され，これらの回路には読出しサイクルの適当な
瞬間に，センス増幅器の出力６７の極性に依存し，アド
レスセルの状態が“０″または′″１”として格納され
ている。

書込み回路の主要な素子には．それぞれのビット線を駆
動する増幅器７１７３がある。これらの駆動用増幅器は
出力７５．７７を有し，これらの出力は書き込まれるべ
きセルの状態を切替えるのに十分な５Ｖの電圧差を発生
するように駆動される。

この差動書込み電圧出力は，それぞれの入力線７９．８
１における適当な信号によりオンにされる。

駆動用増幅器の出力７１．７３は．その入力が活性状態
にされない限り，ほぼ＋５。Ｏｖに保たれていて，活性
状態にされる瞬間にその出力は低電圧レベルになる。斯
くして，入力７９．８１の一つが不活性状態であって，
かつ，他が活性状態であるならば．ビットセル２５のノ
ード３１．３３に対してビットセルの状態を変化させる
に十分な電圧差を印加することにより，当該電圧差が駆
動装置の出力線７５．７７の間に出力される。

バス線２３の状態が″０”か，あるいは“１′″かであ
るかに応じて．バッファ回路およびデコード回路８３の
出力線８５．８７の一方を不活性状態にし，他方を活性
状態にすることにより，入力７９．８１の状態が変化す
る。

線８５．８７は，それぞれＯＲゲート８９．９１を介し
て駆動装置の入力線７９．８１に接続されている。

後に説明するように，書込み動作が行われているときを
除いて，○Ｒゲー｝８９，９１の第２の入力は，通常，
選択された一対のビット線をプレチャージするために駆
動装置７１．７３の出力を両方とも高電圧レベルにさせ
る。書込み動作時には，上述したように駆動装置７１．
７３の出力は等しくないようにしてある。

アドレスすべきセルを備えた列において，ビット線対は
，線５９上の信号による４個のスイッチング回路（マル
チプレクサ）　　９３．　　９５．　　９７．９９の動
作により読出し回路、あるいは書込み回路に接続されて
いる。ＳＲＡＭの通常の構成はこれらの回路を２個備え
ていなければならず，一方はアドレスされた列の第１の
ビット線を選択するためのものであり．他方はアドレス
された列の他のビット線を選択するためのものである。

この通常の構成において，両スイッチング回路は，アド
レスされた列のビット線を書込み回路，および読出し回
路に接続している。

この通常の構成においては，読出し動作が希望され，か
つ，読出し期間に書込み回路がビット線に接続され続け
ているならば．書込み回路はディスエーブルされる。し
かしながら，本発明のＳＲＡＭでは，列ビット線を読出
し回路，あるいは書込み回路に接続するために別々のス
イッチング回路を採用している。スイッチング回路９３
．９７は、読出しセンス増幅器６１の入力線６３．６５
に接続されるべきアドレス列のビット線対のうちの一つ
を選択する。スイッチング回路９５．９９は、メモリビ
ットセルのアドレスされた列上でビット線対にそれぞれ
駆動増幅器７１．７３を接続するため，駆動増幅器７１
．７３の出力線７５．７７を受信する。

第４図は，読出しスイッチング回路９３および書込みス
イッチング回路９５の実装例を示している。これらの回
路は，それぞれ読出し回路および書込み回路を，一対の
列ビット線のうちの左側のビット線へ接続する動作を制
御するものである。

スイッチング回路９７．９９は同様に作られていて同様
に動作するが，これは列ビット線対のうちの右側のビッ
ト線に関してである。

その最も単純な形態として，各ビット線には，各ビット
線に直列に接続された直列スイッチングトランジスタを
備えている。すなわち，第２図の左側の列に対してトラ
ンジスタ１０１が備えられ，ビットセルの左側の列の次
には他のスイッチングトランジスタが備えられていると
いう具合である。

デコードされた列アドレス線５９の一つにおける適当な
信号，および読出し列のＭＵＸイネーブル線１０７上に
おける活性状態の信号により．セルの左側列におけるビ
ットセルがアドレスされたときには．ＡＮＤゲート１０
５はトランジスタスイッチ１０１をオンにする。同様に
，線１０７上のイネーブル信号が活性状態になると同時
にデコード列のアドレス線５９上の線が活性状態になっ
たときには，トランジスタ１０３は導通状態にさせられ
る。結果は，列の左側のビット線の一つをセンス増幅器
の入力４！！６３に接続することである。

書込みスイッチング回路９５は，同様に作られている。

例えば，スイッチングトランジスタ１１１は駆動装置の
出力線７５．ならびに最も左側の列のビット線３９に直
列接続されている。

ＡＮＤゲート１１３の両入力が活性状態であるときには
，当該スイッチングトランジスタはオンになる。

それらの入力は，デコードされた列アドレス線５９およ
び右側の列のＭＵＸイネーブル線１１５からの線の一つ
からのものである。スイッチング回路９３〜９９におけ
るスイッチングトランジスタの特定の構成を，特定の応
用に対しては第４図に示すようなものから他の形式に変
形させることが可能である。実例はビット線数がきわめ
て多いときのものであり，樹状にスイッチングトランジ
スタを接続して使用するのにきわめて有効である。

アドレスされたビットセルが存在する列の列ビット線に
読出し回路．および書込み回路を接続するために，独立
したスイッチング回路が使用されているということは，
奇妙にみえるかも知れない。

しかしながら，これには多くの利点があって付加回路を
きわめて価値の高いものにしている。読出しスイッチン
グ回路９３のスイッチングトランジスタ１０１．１０３
などは．書込みスイッチング回路９５における書込み電
流を取り扱うのに要求されるよりも，はるかに小さな大
きさを備えるように作ることができるということは，一
つの利点である。一式のスイッチのみを使用すると仮定
すると，高電流用にスイッチの大きさを決定しなければ
ならないが，読出しスイッチング回路９３は書込み電流
を輸送しないので，スイッチングトランジスタは小形に
することができ，その結果，そのヰヤパシタンスを減少
させることができる。

これが有利である理由は，読出し動作期間中，列ビット
線上の電圧は高速に変化するということである。読出さ
れるべきセルを備えた列上のビット線を，本質的に等電
位に保持しておくことは望゜ましく，これは通常，セル
電圧範囲の最高限界点、すなわち，ほぼ３．５Ｖにされ
ている。当該ワード線上に生ずる活性状態への信号変化
に応答して，読出されるべきセルが当該ビット線に接続
されたときには，接続されるべきビット線が実際に零Ｖ
に至るかなり前に，セルのどの側が零Ｖであるかを決定
することが望まれる。センス増幅器６１は電圧変化に非
常に感度が高く．入力線６３．６５に接続されていてア
ドレスされた列上のビット線対のうち，どの線が最初に
３．５ｖから零Ｖの方向に動こうとしているかを検出す
ることができるものである。これは，わずか数百ミリボ
ルトのビット線上の電圧降下をセンスすることにより達
戊される。読出し用のみにスイッチング回路９３を使用
することにより，そのトランジスタは通常採用されてい
るよりも小形に作ることができ，その結果，内部キャバ
シタンスを減少させ，当該変化を検出する速度を増加さ
せている。本発明においては，大きな寄生容量負荷を有
する書込みスイッチング回路９５における大きな一つの
トランジスタを除いて．すべてのトランジスタはビット
線読出し用ＭＵＸの出力に接続されていて，その結果，
このクリティ力ルな点での負荷作用を減少させている。

読出しおよび書込み用の列ビット線スイッチング回路を
独立させることの他の利点は，それぞれの回路が種々の
要求を満足させるために個々に構成されたスイッチング
トランジスタを備えていることである。例えば，ｐチャ
ンネル形のデバイスはセルを読出すときの高電圧で使用
しやすいので，読出し回路９３のスイッチングトランジ
スタ１０１．１０３などはｐチャンネル形デバイスで造
りやすい。一方，書込み回路９５のスイッチングトラン
ジスタ１１１などは，アドレスされたセルに書込みをす
るためビット線を零Ｖに切り替えるのによく適したｎチ
ャンネル形デバイスで作るのが好ましい。

ここで説明するＳＲＡＭの設計上の観点は，いつも列ビ
ット線を等しい高電圧に保っておくことを目的とするも
のであり．読出し動作期間中には一方の線での電圧降下
量を制限しておき，書込み動作期間中には特定列のビッ
ト線が非常に強く駆動された後，できる限り速やかに当
該等電圧を再生するように構成するものである。この補
助メカニズムの一つは，例えばビットセルの単一列に対
応するビット線対の両方の線に接続されたプレチャージ
回路１２１である。回路１２１は第２図のビットセルの
最も左側の列に対応して備えられたものである。また，
格納セルの次の左側の列に対応して独立の同様な回路１
２３が備えられ．さらに図示していない他のセルの他の
各列に対応して同様な回路が備えられ，最後に最も右側
の列に対応してプレチャージ回路が備えられている。

各プレチャージ回路の目的は．該当するビット線対を高
レベルの電源電圧Ｖ　ｃｃ，すなわち通常，５．ＯＶの
方向にプルアップするためのものである。

３つの異なったメカニズムにより，これは達或される。

第１のメカニズムは，電圧源１２７とそれぞれビット線
３９．４１との間に接続された一対のトランジスタ１２
９．１３１を使用したものである。これらのトランジス
タは常時．オンに保たれていて．高インピーダンス性の
抵抗として作用するように接続されている。この接続は
，列ビット線の一つにおける電圧降下を検出している読
出し動作に妨害を与えず，書込み回路によりビット線の
一つを零Ｖにきわめて近い値に駆動している書込み動作
にも妨害を与えない。

第２のメカニズムは．電圧源端子１２７と一対のビット
線３９．４１のそれぞれとの間に接続されている他の一
対のトランジスタ１３３．１３５である。トランジスタ
１３３，１３５は本質的にトランジスタ１２９，１３１
よりも低いインピーダンスのものに作られているが，常
時，導通状態に保たれてはいない。トランジスタ１３３
．１３５のゲートは，一緒にして読出し制限器の制御信
号の制御線１３７に接続されている。一般に，書込みが
発生すべき期間を除いて，これらのトランジスタは導通
状態に保たれている。この制御信号の実例は第５図（Ｆ
）に示されており，同図で信号が高電圧レベルにあると
きには活性状態であり．トランジスタ１３３．１３５は
導通状態に保たれている。

列ビット線を等電圧に保つ作用の補助をするためのプレ
チャージ回路の第３のメカニズムは関連列における一対
のビット線間に接続されている等化器としてのトランジ
スタ１３９にある。等化器としてのトランジスタ１３９
のゲートは，書込み等化器の信号制御線１４１に接続さ
れている。

般に，制御信号線１４１は活性状態であって，第５図（
Ｇ）に示すように，アドレスバス１５上のアドレス変化
．あるいは線１７上の書込みイネーブル（ＷＥ）制御信
号がディスエープルになるときの後，きわめて短期間に
わたりトランジスタ１３９がオンになる。チップイネー
ブル（第５図（Ａ））および書込みイネーブル（第５図
（Ｂ））制御信号の両方が不活性状態であるときには，
トランジスタ１３９もオンである。

ビット線電圧が等しくないという最も極端な場合には，
書込み動作の即刻後，ビット線がはるかに強く駆動され
た後に生ずる。さらに別のメカズムは．記載しておいた
プレチャージ回路のビツ｝線電圧に加えて，零Ｖ近くに
駆動されているビット線を高電圧レベル状態に再生する
のを助けるために備えられている。

等電圧の再生パルスは，書込み動作の即刻後に列上の各
ビット線に印加されている。パルスは，プレチャージ回
路の場合におけるように，全ての列に対するというより
も，書込みがちょうど発生したばかりの列のみに対して
印加される。本実施例において実施されているように．
ビット線の書込みスイッチング回路９５．９９を介して
一対のビット線にパルスを送ることにより．ビット線の
書込みスイッチング回路９５．９９は駆動装置の増幅器
７１．７３の出力７５．７７に接続され，ちょうど書込
まれたばかりの列のビット線が駆動装置の増幅器７１．
７３の出力に接続されているように構成されている。

この“後書込み”の再生動作の期間中，駆動装置の増幅
器７１．７３は、両方とも線１４５上の制御信号により
高電圧状態へと駆動されている。

当該線はそれぞれ○Ｒゲー｝８９．９１の第２の人力に
接続され．結果的に駆動装置の増幅器７１，７３の各出
力が高電圧状態に保持されている。

ワード線信号を不活性状態にすることにより，ちょうど
書込みの行われたばかりのアドレスされたセルがビット
線から切り離された後、書込み動作期間中に本質的に零
に駆動されているビット線は，きわめて短時間にわたっ
て高電圧状態に即刻，切り替えられる。

第５図（Ｉ）および第５図（Ｊ）の実施例に示すように
，線１４５上の制御信号および線１１５上の書込みスイ
ッチング回路制御信号の両方が活性状態にされている短
期間に，上記の動作は行われる。

パルスを必要な列のみへ印加するこの重要な利点は．回
路素子を介してこれらのパルスを繰り返して送ることに
よる消費電力の削減にある。書込み動作が発生した後．
必要とされる一つの列に対してパルスを通すため，書込
みスイッチング回路が採用されている。書込み動作期間
に使用されるのと同様な駆動装置の増幅器を使用するこ
とにより，付加回路やかかる再生パルスを作戒するのに
備えられる複雑さが避けられる。

以前に述べたように，プレチャージ回路および回復パル
スの重要な終着点は．高速読出し動作において列ビット
線を本質的に等電圧に保つか，あるいは列ビット線を当
該状態に可能な限り速やかに再生するかのどちらかのも
のである。他に，これらの保守の結果．および回復動作
の結果は，当該列ビット線上の電圧が等しくなく，大き
く異なっている場合のように，読出し動作において．ア
ドレスされたビットセルの状態を意志に反して変化させ
る可能性を減ずることである。一対の列ビット線の両端
に生ずる電圧が等しくない場合には，読出し動作におい
て当該セルがこれらのビット線に最初に接続されたとき
，当該セルの状態が変化することがある。これが起こら
ないようにする一つの方法は，メモリの動作を低速化す
ることであるが，確かにプレチャージ回路に関連した上
記技術，および“後書込み”の再生技術を採用すること
は好ましいことである。

議論した種々の制御信号は，第２図の制御論理分１４７
の回路により発生する。この論理分の実施例を第３図に
示すが，この論理分は入力としてデー９バス１　３　　
（ｆ５Ｅ　（Ｄ）），　　アドレスバス１５　（第５図
（Ｃ））．線１７上の書込みイネーブル（ＷＥ）制御信
号（第５図（Ｂ））．および線１９上のチップイネーブ
ル（ＣＥ）制御信号を受信する。

第３図の論理部の最も複雑な部分は，ワード線５７にお
いて制御信号を発生するのに必要なものである。当該制
御信号が活性状態にあると，行デコード回路５３により
選択された行ワード線の一つが活性状態になる。読出し
／書込み動作が発生している時にはいつでも，ワード線
を活性状態にするよりも，ワード線をイネーブルするの
が好ましい。よって，読出し／書込み動作の開始した後
の時間のみにおいて．アドレスされたセルが一対の列ビ
ット線に接続されている。

読出し／書込み動作が行われた後に十分な時間が経過し
た後，これによってアドレスされたセルが一対の列ビッ
ト線から切り離され，接続されたセルが当該列ビット線
を等しくない電圧にさせる作用が減ぜられている。一連
のワード線イネーブリングパルスを第５図（Ｅ）に示す
。また，センス増幅器のような大電力消費回路部品が必
要なときのみに使用できるよう，その電力をオンにする
のに線５７上の制御信号が使用される。

第３図を参照すると，１ビット以上がアドレスバス１５
上で変化するときにはいつでも，検出回路１５１は線１
５３に短いパルスを発生させている。同様に，データバ
ス１５上の１ビット以上が変化するときには，回路１５
５は線１５７上に類似のパルスを発生する。線１７上の
書込みイネーブル信号が活性状態になるときには．他の
回路１５９は線１６１上でパルスを発生する。線ｌ９上
のチップイネーブル（ＣＥ）制御信号が活性状態になる
ときには，さらに他の同様の回路１６３は線１６４上に
短いパルスを発生する。これらの４つの事象は監視され
，上記のある組合せに応じてワード線制御パルスが線５
７上に発生する。

３人力端子を有するＯＲゲート１６５は，　ＡＮＤゲー
ト１６７の１人力として加えられる出力を有する。ＡＮ
Ｄゲート１６７の出力は，ＯＲゲート１６９の２人力の
一つである。４つの元の信号源のいずれからのパルスも
，ＯＲゲート１６９の出力へ通過したときには，パルス
発生器１７１により線５７上へ長いパルスが発生する。

線ｌ９上のチップイネーブル信号が活性状態になるとき
には．ＯＲゲート１６９を直接通過する線１６３上のパ
ルスによって検出されるようなパルスが発生する。回路
１５１，１５５．１５９により検出された他の３事象で
は，線１９上のチップイネーブル信号が活性状態である
ときのみ，ＡＮＤゲート１６７の第２の入力に対して線
ｌ９を接続することにより制御されるので．回路１７１
によりパルスが発生する。

チップイネーブル（ＣＥ）信号が活性状態である限り，
活性状態になる書込みイネーブル（ＷＥ）信号の事象．
あるいはバス１５上のアドレス変化が，パルス人力１６
１．１５３を介して○Ｒゲート１６５に対して伝送され
ると，パルスがパルス発生器１７１により初期化される
。かかるパルスを初期化する第４の条件として．バス１
３上のデータの変化によりかかるパルスが初期化される
が．これは書込みイネーブル（ＷＥ）信号が活性状態で
ある限りのことである。なぜならば．線ｌ７および線１
５７は入力をＡＮＤゲート１７３に接続するためのもの
であり，ＡＮＤゲート１７３の出力はＯＲゲート１６５
の入力の一つであるためである。

上述したように，線１４１上の書込み等化器の信号は，
アドレスバス変化，あるいは書込みイネーブル（Ｗ’Ｅ
）信号が不活性状態になった後に発生するパルスである
。

書込みイネーブル信号が不活性状態になるときに，後者
の条件は線１７７上のパルスを発生する回路１７５によ
り検出される。線１７７および線１５３は，線１４１に
対してその出力が接続された○Ｒゲート１７９に入力と
して接続されている。ＯＲゲート１７９は，これらのパ
ルスの一つを線１４１へ通すためのものである。第５図
（Ｇ）の実施例に示す等化器の制御信号は，アドレス変
化の結果として得られたバルス１８２である。他のパル
ス１８４は不活性状態へと変化している。ＷＥ信号（第
５図（Ｂ〉）により初期化され，一方，検出回路１７５
からのパルスが終端する前に他のアドレス変化が発生す
ることによりパルス１８４のパルス接続期間は長く延ば
されている。○Ｒゲ−｝１７９に第３の入力として接続
された出力を有するインバータｌ８０によりセンスされ
るので，線１９上のチップイネーブル信号が不活性状態
である期間，書込み等化器の信号も強制的に活性状態に
なっている。

チップイネーブル（ＣＥ）信号および書込みイネーブル
（ＷＥ）信号が両方とも活性状態ではないならば．線１
３７上の読出し制限器の信号は活性状態に保たれている
。これは，第５図（Ｆ）のタイミングダイアダラムに示
されている。２つの入力として線１７．１９を備えたＡ
ＮＤゲート１８ｌを使い．第３図の論理部により．この
状態が実現されている。ゲート１８１の出力は，インバ
一夕１８３に接続されている。かくして，書込みイネー
ブル信号およびチップイネーブル信号がともに活性状態
であるならば，インバータ１８３は線１３７がともに活
性状態であるならば，インバータ１８３は線１３７上の
信号が不活性状態になるように駆動する。

列続出しスイッチング回路９３．９７をイネーブルにす
るための線１ロ７上の信号は，単純に，線ｌ９上のチッ
プイネーブル信号から取られたものである。実例を第５
図（Ｈ）に示す。

書込みに使用される列アドレス指定用スイッチング回路
９５．９９には線１１５上のイネーブル信号が使用され
るが，この信号はいささか，複雑である。しかしながら
，書込みイネーブル（ＷＥ）制御信号およびチップイネ
ーブル（ＣＥ）制御信号の両方が活性状態ならば，いつ
でもＯＲゲ−｝１８５を介してイネーブル信号は線１１
５上に存在している。これは，ＯＲゲート１８５の入力
の一つをＡＮＤゲート１８１の出力に接続することによ
り実現される。

０Ｒゲー｝１８５の第２の入力は，書込みイネーブル（
ＷＥ）信号あるいはチップイネーブル（ＣＥ）信号のど
ちらかが不活性状態に変化するのを検出する回路１８９
からのパルスに応答し・，定義された接続期間のパルス
を初期化するためのパルス発生器回路１９７である。

組合せの結果から誰もが期待するように，書込みイネー
ブルパルスのパルス持続期間に対応し，かつパルス発生
器１８７のパルス長によりその後で即刻決定される時間
にも対応して．一対のアドレスされた列ビット線に書込
み回路を接続させ続けておく。これは，第５図（Ｉ）の
実例に示されている。

パルス発生器１８７のパルスの延長されたパルス持続期
間にわたって，書込みスイッチング回路９５，９９を介
して．ちょうど書込もうとしている一対の同一列ビット
線に対して，回復パルスを印加するために書込み回路が
使用される。

書込みサイクル期間に不活性状態であった後に，書込み
サイクルの即刻の後．活性状態に変化する線１４５上の
駆動装置強制信号により．正の方向へと駆動装置増幅器
７１．７３が両方とも駆動される。

第５図の実施例に与えられた種々の読出し動作，および
書込み動作の期間に加えられる一対の列ビット線上の電
圧を実例として第５図（Ｋ）および第５図（Ｊ）に示す
。この実施例においては，すべての図示されている読出
し動作および書込み動作は，ビット線３９．４１を有す
る一つの列において行われる物と仮定してある。このた
め，一対のビット線上に生ずる連続した電圧スイングが
図示できる。

もちろん，通常の動作状態において種々の列におけるセ
ルは満足にアクセスされるものである。

本発明の種々の変形を実施例に関連して記述したとはい
え，本発明は特許請求の範囲に記載のすべての範囲の保
護を受ける資格のあるものと理解されたい。

【図面の簡単な説明】

第１図は，数多くの半導体集積回路のＳＲＡＭチップを
使用した代表的電子計算機メモリの構成を示す。第２図は，第１図のアレイに使用されている回路チップ
の一つの回路図である。第３図は，第２図の回路に使用されている制御論理部の
論理回路である。第４図は，第２図の回路図の他の素子の詳細を示す。第５Ａ図〜第５Ｌ図は，第２図〜第４図のＳＲＡＭ回路
の動作例を示すタイミング図である。５・・・線１１・・・チップ１３・・・データパス１５・・・アドレスバス（データパス）１７・・・書込
みイネーブル信号線ｌ９・・・線２ｌ・・・選択回路２３・・・線（バス線）２５・・・セル（ビットセル）７．２９・・・インバータ回路１，３３・・・回路ノード５．３７・・・セル３，４５・・・バスゲート９．４１・・・列ビット線？・・・導体（ワード線）９，５ｌ・・・セル３・・・行デコード回路５・・・列デコード回路７・・・ワード（線）９・・・線 ■・・・センス増幅器３，６５・・・電圧入力線７・・・出力９・・・ラッチ回路１．７３・・・増幅器（駆動用増幅器の出力）５，７７
・・・出力（出力線）９，８１・・・入力線３・・・デコード回路５．８７・・・出力線８９．９１・・・ＯＲゲート９３，　　９５．　　９７．　　９９・・・スイッチング回路（マルチプレクサ）１０１．１
０３トランジスタ　（スイッチングトランジスタ）１０５・
・・ＡＮＤゲート１０７・・・ＭＵＸイネーブル線１１１・・・スイッチングトランジスタ１１３・・・Ａ
ＮＤゲート１１５・・・ＭＵＸイネーブル線１２１・・・プレチャージ回路１２３・・・回路１２７・・・電圧源（電圧源端子）１２９，１３１，１３３．１３５・・・トランジスタ１
３７・・・制御線１３９・・・トランジスタ１４１・・・信号制御線１４５・・・線１５１・・・検出回路１５３・・・線（パルス入力）５・・・回路７・・・線９・・・回路１・・・線（パルス人力〉３・・・回路（線）４・・・線５・・・ＯＲゲート７・・・ＡＮＤゲート９・・・ＯＲゲート１・・・パルス発生器３・・・ＡＮＤゲート５・・・検出回路７・・・線９・・・○Ｒゲート０・・・インバータ１・・・ゲート２，１８４・・・パルス３・・・インバータ５・・・ＯＲゲート７・・・パルス発生器論面の浄書（内容に変更なし）。旨 →い）へ＼一Ｎ二′トこ〉填さ☆レ１８９・・・回路１９７・・・パルス発生器回路

Claims

【特許請求の範囲】

（１）各列に備えられた一対のビット線間の接続により
複数列に配置されたビット格納セルを多数有して構成さ
れたスタティックランダムアクセス形半導体メモリであ
って、当該ビット線に接続されたセルの状態を変化させるため
に接続され、かつ一対の列ビット線に等しくない電圧を
印加するための書込み手段と、列ビット線のうちで選択
された一対に前記書込み手段を接続するため、特定セル
のアドレスに応答可能なアドレス指定手段と、前記書込み手段が等しくない電圧を印加した後の時間に
おいて本質的に等しい電圧をアドレスされた列ビット線
に印加するため前記アドレス指定手段に接続された再生
手段とを具備して構成したスタティックランダムアクセ
ス形半導体メモリ。
（２）請求項１記載の半導体メモリにおいて、前記書込
み手段および前記再生手段はそれぞれ共通のビット線上
に電圧駆動用回路を備えたスタティックランダムアクセ
ス形半導体メモリ。
（３）請求項１記載の半導体メモリにおいて、列ビット
線を選択するための回路とは独立して前記アドレス指定
手段をセル状態読出し回路への接続用に備えて構成した
スタティックランダムアドレス形半導体メモリ。
（４）複数の行および列に配置されたビット格納セルを
多数有し、かつ、各列上に供えられた一対のビット線の
うちのひとつの両端のセルに接続するために存在する行
にそれぞれワード線により制御可能な一対の半導体スイ
ッチを備えたスタティックランダムアクセス形半導体メ
モリであって、セルワード線の状態活性化により当該ビ
ット線に接続されたセルの状態を変化させるために接続
され、かつ一対の列ビット線に等しくない電圧を印加す
るための書込み手段と、アドレスされたセルの存在する列上のビット線のうちで
選択された一対に前記書込み手段を接続するため、特定
セルのアドレスに応答可能な書込みアドレス指定手段と
、前記書込み手段が等しくない電圧を印加した後の時間で
あって、かつ、ちょうど書き込まれたばかりのセルがセ
ルワード線の状態不活性化によって当該の一対の列ビッ
ト線から切り離された即刻の後において、本質的に等し
い電圧をアドレスされた列ビット線に印加するため、前
記書込みアドレス指定手段に接続された再生手段とを具備して構成したスタティックランダムアドレス形半
導体メモリ。
（５）請求項４記載の半導体メモリにおいて、前記書込
み手段は出力が個々に一対のアドレスされた列ビット線
に接続可能である一対の駆動用増幅器と、前記駆動用増
幅器の出力を逆極性の高レベルおよび低レベルの電圧に
駆動させるための手段とを備え、かつ、前記再生手段は前記駆動用増幅器の出力を本質的
に同一の高電圧レベルに駆動させる手段を備えて構成し
たスタティックランダムアクセス形半導体メモリ。
（６）請求項４記載の半導体メモリであって、他に当該
列ビット線に接続されたときにアドレスされたセルの両
端から電圧を受信するための読出し手段と、選択された一対の列ビット線に前記読出し手段を接続す
るため特定セルのアドレスに応答可能であって、かつ、
前記書込みアドレス指定手段とは独立した読出しアドレ
ス指定手段とを具備して構成したスタティックランダムアクセス形半
導体メモリ。
（７）各列に備えられた一対のビット線間で接続可能と
することにより複数列に配置されたビット格納セルを多
数有して構成されたスタティックランダムアクセス形半
導体メモリであって、当該ビット線に接続されたセルの状態を変化させるため
に接続され、かつ　一対の列ビット線に等しくない電圧
を印加するための書込み手段と、列ビット線のうちで選
択された一対に前記書込み手段を接続するため特定セル
のアドレスに応答可能な書込みアドレス指定手段と、当該列ビット線に接続されたときにアドレスされたセル
の両端から電圧を受信するための読出し手段と、選択された一対の列ビット線に前記読出し手段を接続す
るため特定セルのアドレスに応答可能であって、かつ、
列ビット線のうちで選択された一対に前記読出し手段を
接続するため書込みアドレス指定手段とは別に備えられ
た読出しアドレス指定手段とを具備して構成したスタティックランダムアクセス半導
体メモリ。
（８）請求項７記載の半導体メモリであって、前記書込
みアドレス指定手段は第１の複数のバスゲートを備える
とともに前記読出しアドレス指定手段は別の第２の複数
のバスゲートを備え、かつ、前記第１の複数のバスゲー
トは前記第２の複数のバスゲートよりも大きな電流輸送
能力を有することを特徴とするスタティックランダムア
クセス形半導体メモリ。
（９）請求項８記載の半導体メモリであって、前記第１
の複数のバスゲートはｎチャンネル形トランジスタであ
ることを特徴とするとともに、前記第２の複数のバスゲ
ートはｐチャンネル形トランジスタであることを特徴と
するスタティックラ１ダムアクセス形半導体メモリ。
（１０）請求項７記載の半導体メモリであって、他に前
記書込み手段は等しくない電圧を印加した後の時間にお
いて本質的に等しい電圧をアドレスされた列ビット線に
印加するため前記アドレス指定手段に接続された再生手
段を備えたスタティックランダムアクセス形半導体メモ
リ。
（１１）データバス、アドレスバス、チップイネーブル
信号、および書込みイネーブル信号に対する接続用の端
子を有する形式の半導体スタティックランダムアクセス
形メモリ集積回路チップであって、端子両端のセル電圧
とは逆方向に端子の両端へ電圧パルスを印加することに
より変化する状態に応じて、一つの端子が他の端子より
高い電圧を有する２つの端子を備えた格納回路を備え、
かつ、複数の行および列の上に配置された複数ビットの
２値格納セルと、行上の個々のセルに接続されたワード線と、接続された
ワード線上で活性状態に応答するように切り替えられる
一対のバスゲートを介して接続可能な一対の端子を有す
る列上のセルに対応する一対のビット線と、前記逆方向の電圧パルスをアドレスされたセルへ印加す
るための書込み手段と、第１の複数のバスゲートを備え、かつ、アドレス端子上
の信号、ならびに複数の列線のうちの一対を前記書込み
手段に接続するための第１の制御信号に応答可能な書込
みアドレス指定手段と、端子間電圧によりアドレスされ
たセルの状態を検出するための読出し手段と、第２の複数のバスゲートを備え、かつ、アドレス端子上
の信号、ならびに複数の列線のうちの一対を前記読出し
手段に接続するための前記チップイネーブル端子上のア
ドレス端子上の信号に応答可能な読出しアドレス指定手
段と、書込み手段のパルス期間と書込みパルスの終了後の第２
の期間との和の時間より成る時間にわたって前記第１の
制御信号を延長して発生させるためのチップイネーブル
端子上および書込みイネーブル端子上の信号に応答可能
な制御手段と、ワード線の状態を不活性に変化させるこ
とにより当該ビット線からアドレスされたセルを切り離
した後、および前記第２の期間にわたって、アドレスさ
れた列ビット線を等しい高電圧レベルに至るまで駆動す
るための前記書込みアドレス指定手段に接続された手段
とを具備して構成した半導体スタティックランダムアクセ
ス形メモリ集積回路チップ。