JPH0350357B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ランダム・アクセス読取り／書込み
メモリ・システムに関し、さらに具体的に言えば
独立した書込みおよび読取り動作を並行して同時
に行なうことができる。レジスタ・スタツク用の
メモリ・セルに関するものである。別個の独立し
たアドレス指定によりこれらの書込みおよび読取
り動作を同時に行なうことができる、すなわちス
タツク中の２個のレジスタを並列的に同時に読取
ることができる。これによれば、メモリの寸法を
それほど大きくせずに、従来に対し大きなパフオ
ーマンスの向上を与えることができる。

〔背景技術〕

局所記憶機構に高速レジスタを用いるマイクロ
プロセツサでは、各レジスタは複数の書込み用デ
ータ入力ポートから個別にアドレス指定可能であ
つて、且つ複数の読取り用デ−タ出力ポートへ個
別上にアドレス指定可能であることが望ましい。
従つてこの場合、レジスタ中のデータは、どのデ
ータ入力ポートからも書込み可能であり、どのデ
ータ出力ポートでも読取り可能である。

しかし、回路の大きさ、セルの能力、配線密度
および機能的信頼性ならびにパフオーマンスに関
する理由により、これまでのマルチ・アクセス・
メモリ・セル構成は、適当であるとは考えられな
い。また、それらは、３ないし４ポートよりも大
きな複数ポート構成に容易には拡張できない。例
えば、読取りおよび書込みメモリ回路を用いた３
ポート６デバイス・セルは同様に設計された２ポ
ート差動読取り／書込み回路のほぼ２倍の大きさ
であり、５ポート回路にまで拡張するのは、メモ
リ・アレイの寸法の点から全く割に合わないこと
がわかつている。その上、３ポート・セル１個当
り６本つま３対の差動ビツト線は10本すなわち、
セル１個当り５対のビツト線となり、配線の容易
性に関して重大な問題をもたらす。従つて、かか
る複数ポート回路は、一般に避けられてきた。

本発明より以前には、任意数の書込み／読取り
アクセス・ポートにまでも容易に拡張できる。満
足すべき簡単なセルはなく、また、先行技術の逐
次タイミング方式の時間多重化を用いない同時読
取り／書込み動作を可能にするような構成は、開
発されていなかつた。

〔発明の概要〕

本発明は、独立した複数の読取り／書込み動作
および複数の読取り動作を同時に並行して行なう
ことができる複数ポート・メモリ・セルに特に向
けられている。このセルは、全て単一のダイナミ
ツク・メモリ手段に結合された複数の書込みトラ
ンジスタと複数の読取りトランジスタを含み、同
時に書込みと読取りを行なうことができる。

本発明は単一デバイスのダイナミツク・メモ
リ・セル構造を用いて複数ポートのメモリ・アレ
イを構成でき、メモリ・アレイの寸法をそれほど
大きくすることなくマルチ・アクセス・メモリを
形成できる。また、書込み／読取りのためのポー
トの数は任意の数に拡張できる。小形で且つ素子
数も少なくできるため、高速、低電力消費の利点
も得られる。

本発明の目的は、改良されたダイナミツク・メ
モリ・セルを提供することである。

本発明の第２の目的は、レジスタ・スタツクお
よび論理処理に特に有用なダイナミツク・セルを
提供することである。

本発明の第３の目的は、寸法を大きくすること
なく、配線密度を減じ且つパフオーマンスを向上
させるメモリ・システムを提供することである。

本発明の第４の目的は、任意の数の読取り、書
込みポートに拡張できる、セルを提供することで
ある。

〔実施例〕

複数ポート・レジスタ・スタツクは、局部記憶
機構として例えば16行のレジスタを用いるマイク
ロプロセツサで用いられる。各レジスタは少なく
とも32ビツトの長さであることが必要とされ、パ
リテイが32ビツト・プロセツサに必要な場合に
は、さらに長くなることもある。従つてレジス
タ・スタツクは、全ての読取りまたは書込みを32
ビツト幅のワードで行なう、16ビツト×32ビツト
＝512ビツトのスタテイツク・メモリとして考え
ると好都合である。

ここで図面の第１図を参照すると、本発明を使
用した複数ポート・メモリ・システムのブロツ
ク・ダイアグラムが示してある。

このシステムは、メモリ・セル１１のアレイ１
０をもち、各セルは、１組の書込みヘツド、１組
の読取りヘツド、および１組のデコーダに、結合
されている。この１組の書込みヘツドと１組の読
取りヘツドの数は、合計では、システム中のポー
トの数および必要とされるデコーダの数に等し
い。例として、５ポート・システムについてのみ
説明する。この場合、各セルは、２個の書込みヘ
ツド１２，１３、３個の読取りヘツド１４，１
５，１６、および５個のデコーダすなわち、２個
の書込みデコーダ１７，１８、および３個の読取
りデコーダ１９，２０，２１、に結合されてい
る。デコーダ１７，１８，１９，２０，２１は、
全て夫々の入力アドレス線によつて駆動される。
従つて、第１図は、３つの読取りポートおよび２
つの書込みポートの計５つのポートを有すメモ
リ・システムを示している。セル１１が水平に32
個設けられた場合（図では３個だけ示してある）。
それは、レジスタ・スタツクの１ワードを表わ
す。垂直に16個設けられると（図では４個だけ、
示してある）セルはレジスタ・スタツクの１ビツ
トを表わす。書込みヘツド１２，１３からメモ
リ・セルへ延びている線は書込みビツト線、読取
りヘツド１４，１５，１６からメモリ・セルへ延
びている線は読取りビツト線、書込みデコーダ１
７，１８からメモリ・セルへ延びている線は書込
みワード線、読取りデコーダ１９，２０，２１か
らメモリ・セルへ延びている線は読取りワード線
である。

第２図に示すように、ビツト線トランジスタ２
８，２９，３０，３１，３２、増幅器トランジス
タ３３、記憶コンデンサ３５、は全体でメモリ・
セルを構成している。トランジスタ２８および２
９は、書込みビツト線トランジスタであり、書込
みヘツド１２，１３を記憶コンデンサ３５に結合
している。トランジスタ３０，３１，３２は、読
取りビツト線トランジスタであり、トランジスタ
３３を、読取りヘツド１４，１５，１６に結合し
ている。セルの各ビツト線トランジスタ２８，２
９，３０，３１，３２はデコーダ１７，１８，１
９，２０または、２１のうちの対応する１つによ
つて選択される。

読取りビツト線トランジスタ３０，３１，３２
が供給する全ての電流を、シンクするには、トラ
ンジスタ３３は大きくなければならない、すなわ
ちこれらの読取りビツト線トランジスタ３０，３
１，３２の約10倍の大きさでなければならない。

このセルは、ソースが接地接続され、ドレイン
がそれぞれのビツト線トランジスタ３０，３１，
３２を介して各読取りヘツド１４，１５，１６に
結合されている、増幅器トランジスタ３３を含ん
でいる。トランジスタ３０，３１，３２のゲート
はそれぞれ読取りデコーダ１９，２０，２１に結
合されている。トランジスタ３３のゲートは、記
憶コンデンサを介して、接地接続され、また書込
みビツト線トランジスタ２８，２９を介してそれ
ぞれの書込みヘツド１２，１３に結合されてい
る。トランジスタ２８，２９のゲートは、書込み
デコーダ１７および１８に接続されている。

前記のように、トランジスタ２８，２９，３
０，３１，３２のゲートは、ワード・デコーダ１
７，１８，１９，２０，２１の１つに結合されて
いる。これらのデコーダは、そのうち17だけを詳
しく示してあるが、同一である。各デコーダは、
それぞれのゲートが関連するアドレス線に結合さ
れている複数の入力解読トランジスタからなる。
この場合、説明のためだけであるが、３つのアド
レスが使用されると仮定する。従つて、デコーダ
は、３つの入力解続トランジスタ４２，４３，４
４を持つものとして示してあり、それぞれ、その
ゲートが関連するアドレス線４５，４６，４７に
結合されている。これらのアドレス線を総称して
アドレスP1と呼ぶ。入力トランジスタ４２，４
３，４４のソースは、接地接続され、そのドレン
は、負荷トランジスタ４９を介して電源４８に結
合され、またクロツク制御されるトランジスタ５
０を介してスイツチング・トランジスタ５１のゲ
ートに結合されている。スイツチング・トランジ
スタ５１のドレインは電源５２に結合され、ソー
スは、ビツト線トランジスタ２８のゲートに接続
され、また回復パルスを受取るトランジスタ５３
を介して接地接続されている。

もちろん、システムで４個以上のアドレスが必
要または使用される場合には、入力アドレス線の
数と等しい、追加の入力解読トランジスタが、か
かるデコーダで使用される。

かかるワード・デコーダは一般に下記のように
動作する。アドレス線４５，４６，４７のいずれ
か１つ、または全部が高い正の信号を持つ場合、
例えばアドレス線が４５か高レベルである場合、
そのアドレス線によつてゲートされるトランジス
タ、この場合は装置４２は、オンとなり、トラン
ジスタ５０のソースをアースに向つて引張る。ク
ロツクも高レベルであり、トランジスタ５１のゲ
ートも接地される。従つて、トランジスタ５１の
ゲートは、クロツクが高レベルで、解読トランジ
スタ４２，４３，４４のうちの１つがオンのとき
は常にオフである。トランジスタ５１がオフのと
き、ビツト線トランジスタ２８もオフである。入
力アドレス線４５，４６，４７が全て負で、クロ
ツクが正のとき、トランジスタ５１は、オンとな
り、このときビツト線トランジスタ２８のゲート
は、トランジスタ５１を介して電圧電源５２に結
合されるから、トランジスタ２８もオンである。

ビツト線トランジスタ２８がオンのとき情報を
セルに書込むことができる。すなわち記憶コンデ
ンサ３５の状態を書込みヘツド１２によつて修正
することができる。システム中の他のデコーダ、
すなわち、デコーダ１８，１９，２０，２１はデ
コーダ１７と同一であり、かかる各デコーダが異
なる１個の入力アドレス線をもつこと以外は、同
様に動作する。説明の都合上、デコーダ１７への
入力アドレス線４５，４６，４７を総称してアド
レス・セツトP1と呼ぶ。デコーダ１８への入力
解読アドレス線は、アドレス・セツトP2と総称
する。デコーダ１９への入力アドレス線をアドレ
ス・セツトP3と総称する。デコーダ２０への入
力アドレス線は、アドレス・セツトP4と総称し、
デコーダ２１への入力アドレス線は、アドレス・
セツトP5と総称する。

次に書込みヘツド１２について説明する。ここ
で、例えば、ビツト線トランジスタ２８がオンに
されており、コンデンサ３５が放電されるものと
仮定する。書込みヘツド１２は、データ入力トラ
ンジスタ６２を有し、そのドレインは負荷トラン
ジスタ６３を介して電源６４に結合され、ソース
は書込みトランジスタ６５のドレインに結合され
ている。書込みトランジスタ６５のソースは接地
接続されている。データ入力トランジスタ６２の
ゲートは適当なデータ・ソース６６に結合され、
書込みトランジスタ６５のゲートは適当な書込み
ソース６７に結合されている。１対の直列に配列
されたリフレツシユ・トランジスタ６８および６
９は、負荷トランジスタ６３とアースの間に結合
されている。そのゲートはそれぞれのリフレツシ
ユ・ドライバー７０および７１に結合されてい
る。トランジスタ６２および６８のドレインは共
通にスイツチング・トランジスタ７２のゲートに
結合され、このスイツチング・トランジスタのソ
ースは接地され、ドレインは負荷トランジスタ６
０を通じて電源６１に結合され、またビツト線ト
ランジスタ２８のドレインに結合されている。

この書込みヘツドは、下記のように動作する。
セルにゼロを書込み場合、すなわちコンデンサ３
５が放電される場合、先ずデコーダ１７へのアド
レスは全て負にされ、上記ように装置２８をオン
にする。装置２８がオンになると、データ入力ト
ランジスタ６２と書込みトランジスタ６５のゲー
トに同時に負信号が印加される。その結果、トラ
ンジスタ７２のゲート７２は高レベルになり、ト
ランジスタ７２はオンになる。それによつて、ビ
ツト線トランジスタ２８のソースは、トランジス
タ７２を通じてアース・レベルに引張られる。そ
れによつてコンデンサ３５が放電され、セルにゼ
ロが書込まれる。

セルに１を書込む場合、すなわち記憶コンデン
サ３５が充電される場合、先ずデコーダ１７への
全てのアドレスは同様に負にされ、装置２８をオ
ンにする。装置２８がオンのとき、そのドレイン
は負荷トランジスタ６０を介して電源６１に結合
され、記憶コンデンサ３５を完全に充電した状態
にする。記憶コンデンサ３５が充電されると、ト
ランジスタ３３のゲートは高レベルとなり、トラ
ンジスタ３３はオンとなり、トランジスタ３０，
３１，３２のスースを接地接続する。この１書込
みの動作を具体的に説明すると、１書込みの際デ
ータ入力および書込み信号ソース６６および６７
は高レベルであり、トランジスタ６２および６５
をオンにして、トランジスタ７２のゲートを接地
する。これによつて、トランジスタ７２はオフに
なり、トランジスタ２８のソースを電源６１の電
圧に向つて上昇させる。従つてトランジスタがオ
ンになると、コンデンサ３５が電源６１によつて
充電され、コンデンサは、１の状態になる。

ビツト線トランジスタ２９を介して結合された
書込みヘツド１３は、同じく動作する。

コンデンサは、書込みビツト線トランジスタ２
８または２９のどちらか一方を通じて、１または
ゼロのどちらかの状態に書込むことができる。同
じアドレスにおいて複数のポートから同時に書込
みを行なうことは、別々のポートから反対の情報
を書込む可能性があるから、これは論理的に両立
しない動作と考えなければならない。この場合
は、「優先順位チヤネル」、「優先状態」、またはそ
の他の判断が必要となる。ともかく、その決定を
するには、追加の「論理」が必要である。これは
用途に依存した条件といえる。ある種のシステム
では、同じアドレスでの両方のポートの同時書込
みを禁止する手段を講じることも可能である。

記憶コンデンサ３５が、望みの状態に書込まれ
ると、読取り動作を開始することができる。１つ
のサイクルで、１つのアドレスにおいて読取り
と、書込みを行なうことが可能である。すなわ
ち、コンデンサ３５がそのサイクル中に状態を変
更し、出力データがそのサイクル中に状態を変更
するということである。これは、順次動作ではな
い。これは、実際、拡張された同時動作である。
読取りだけ行なえば、動作はより速くなるかもし
れないが、ある種の型式のプロセツサにとつて、
書込み／読取りが、１サイクル中に行なわれるこ
とが基本的に重要である。読取り動作は、適当な
アドレス・セツトを１つまたは複数のデコーダ１
９，２０，２１に印加することによつて実施され
る。これら３つのデコーダは任意の順序で別々に
でも、また同時にでもオンにすることができる。
例えば、デコーダ１９へのアドレス・セツトP3
が負であると仮定すると、デコーダ１９は、トラ
ンジスタ３０をオンにして読取りヘツド１４を、
トランジスタ３３のドレインに結合させる。記憶
コンデンサが完全に放電されている場合、装置３
３はオフに保持され、ビツト線トランジスタ３０
に電流が流れず、読取りヘツド１４は、高レベル
のままとなる。読取りヘツド１４は負荷トランジ
スタ８０を有し、そのドレインは電源８１に結合
され、ソースはスイツチング・トランジスタ８２
を通じて接地接続されると共に、フオロア・トラ
ンジスタ８３のゲートに結合されている。フオロ
ア・トランジスタ８３のドレインは、電源８１に
接続され、そのソースは、出力読取り線８４に接
続され、またトランジスタ８５を通じて接地接続
されている。トランジスタ８５のゲートは、ビツ
ト線トランジスタ３０のドレインに結合され、ま
た第２の負荷トランジスタ８６を通じて電源８１
に結合されている。

デコーダ１９に適当なアドレスが印加されて、
ビツト線トランジスタ３０のゲートが正になる
と、トランジスタ３０はオンになる。記憶コンデ
ンサ３５に、トランジスタ３３をオンにさせるだ
けの充分な電荷がある場合、トランジスタ８２お
よび８５のゲートは、アースに向つて引張られ、
トランジスタ８２および８５をオフにする。トラ
ンジスタ８３のゲートは負荷トランジスタ８０を
介して正レベルを受取り、トランジスタ８３は、
オンである。このため出力読取り線８４は正電源
８１に向つて上昇し、セルに１が記憶されていた
ことを示す。

ゼロが記憶されている場合、すなわちコンデン
サ３５が放電されている場合、トランジスタ３３
はオンにならない。このとき、トランジスタ３０
がオンになるとしても、読取りヘツド１４へのビ
ツト線には負荷トランジスタ８６を通じて正電圧
が印加されることになり、従つてトランジスタ８
２および８５のゲートは高レベルにされる。これ
らのトランジスタがオンになると、出力読取り出
力線８４はトランジスタ８５を通じてアースに向
つて引張られ、記憶コンデンサ３５にゼロが記憶
されていたことを示す。

その他の読取りヘツド１５および１６は、基本
的に同一であり、全く同様に動作する。３つのデ
コーダ１９，２０，２１の出力が全て同時に上昇
し、記憶コンデンサ３５に含まれている情報を各
読取りヘツド１４，１５，１６によつて同時に読
取ることもできる。

アドレス・セツトP3、P4、P5が全て同一のと
き、ビツト線トランジスタ３０，３１，３２はそ
れぞれオンとなり、各読取りヘツド１４，１５，
１６は記憶コンデンサ３５に含まれる同一情報を
読取る。

書込みデコーダ１７および１８は、同時にオン
になることができるがそれは望ましくなく、同一
のデータをメモリ・セルに書込むのでない限り避
けるべきであり、かかる場合には、利点は得られ
ない。

もちろん、当技術分野の専門家には、自明なよ
うに本発明のセルは上記の良好な実施例で設けら
れる２本の書込み線と３本の読取り線以上に拡張
することができ、またどんな寸法のアドレスにも
拡張することができる。当然、出力ポートまた
は、入力ポートの数を増やせば、書込みヘツド、
デコーダ、読取りヘツドの数も増やさなければな
らない。

【図面の簡単な説明】

第１図は、本発明を利用したメモリ・アレイの
概略図である。第２図は、本発明の実施例であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 一方の電極が基準電圧に接続された記憶コン
   デンサと、 一方の通電端子が上記記憶コンデンサの他方の
   電極に接続され、制御端子が書込みワード線に接
   続され、他方の通電端子が書込みビツト線に接続
   された書込みビツト線トランジスタと、 書込み時にデータ入力に応答して上記書込みビ
   ツト線にデータ信号を与えるためのトランジスタ
   およびリフレツシユ時にリフレツシユ入力に応答
   して上記書込みビツト線にリフレツシユ信号を与
   えるためのトランジスタを含む、上記書込みビツ
   ト線に接続された書込み回路と、 一方の通電端子が基準電圧に接続され、制御端
   子が上記記憶コンデンサの上記他方の電極に接続
   された増幅トランジスタと、 一方の通電端子が上記増幅トランジスタの他方
   の通電端子に共通に接続され、制御端子が個別の
   読取りデコーダに接続され、他方の通電端子が個
   別の読取りビツト線に接続された複数の読取りビ
   ツト線トランジスタと、 上記読取りビツト線に個別に接続された読取り
   回路と を有する複数ポート・メモリ。