JPH03102875A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジスタのデ
バイス構造によらず、素子の信頼性を維持したままチャ
ネル領域を薄膜化するのに好適な半導体装置の製造方法
、およびゲート絶縁膜の薄膜化に伴うリーク電流の増大
を防止するのに好適な半導体装置に関する。

〔従来の技術〕

特開昭６３−１０７０６８において論じられているよう
に，多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジスタ
の、リーク電流の減少，動作時電流の増加，しきい電圧
の絶対値の減少といったトランジスタ特性を向上させる
ためには、チャネル領域の多結晶Ｓｉ膜厚の薄膜化が有
効である。またソース，ドレインの拡散層抵抗を減少さ
せ相互コンダクタンスを大きくするためには，ソース，
ドレイン領域の膜厚は厚いことが望ましい． また、多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジス
タの、大きな問題の一つであるリーク電流をさらに減少
させるためには，ドレイン近傍の電界を緩和させること
が有効である。このためには、ゲート絶縁膜の膜厚は，
厚い方が望ましい。

〔発明が解決しようとする課題〕

第８図に、チャネル領域８０６のみを薄膜化した多結晶
Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジスタの一例を示
す。

まず、単結晶Ｓｉ基板８０１は熱酸化してＳｉＯｚ８０
２を形成する。次に、ソース，ドレイン領域８０７を形
成した後、チャネル領域８０６となる多結晶Ｓｉを堆積
し、パターンニングする．次に、ゲート絶縁膜８０５を
形成した後ゲート電極８０３を形成する。これは、ゲー
ト電極８０３よりも、ゲート絶縁膜８０５，チャネル領
域８０６を先に形成する例を示したものである．しかし
、第９図（ａ），第９図（ｂ）に示したように、ゲート
電ｐｉ９０３　（ａ），９０３　（ｂ）を先に形成する
デバイス構造では、ソース，ドレイン領域９０７をチャ
ネル領域９０６　（ａ）上、ないしはゲート絶縁膜９０
５　（ｂ）上でパターンニングすることになる。ところ
がチャネル領域９０６　（ａ）上でソース，ドレイン領
域９０７をドライエッチング法でパターンニングすると
，チャネル領域９０６　（ａ）の膜厚を制御できない。

また，ゲート絶縁膜９０５　（ｂ）上でパターンニング
すると、ゲート絶縁膜９０５　（ｂ）にダメージや汚染
が入り信頼性が劣化するという問題があった。

また、通常Ｓｉのエッチング液として用いられているＨ
ＦとＨ　Ｎ　Ｏ　ａの混合液によるウェットエッチング
法では、寸法シフトが大きい、ゲート絶縁膜９０５（ｂ
）とのエッチング選択比が小さいなどの問題があった。

このため、チャネル領域９０６の膜厚をソース，ドレイ
ン領域９０７の膜厚より薄くするためには、チャネル領
域９０６をゲート電極９０３より先に形成しなければな
らないという制約があり、多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型
トランジスタの応用範囲が限られてしまっていた。

また、多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジス
タの、大きな問題の一つであるリーク電流をさらに減少
させるためには、ゲート絶縁膜８０５，９０５の膜厚を
厚くしてドレイン近傍の電界を緩和させることが有効で
ある．しかし、ゲート絶縁膜８０５，９０５の膜厚化は
オン電流が減少するという問題があった． 〔課題を解決するための手段〕 上記問題を解決するためには、絶縁膜と多結晶Ｓｉのエ
ッチングの選択比が約１００倍以上あり、かつ下地に与
えるダメージが極めて小さい方法で、チャネル領域上部
、ないしはゲート絶縁膜上部の多結晶Ｓｉのみを選択的
にエッチングすることにより達成できる．具体的には、
多結晶Ｓｉ／ＳｉＯｚ、または多結晶Ｓｉ／ＳｉａＮ＋
のエッチング選択比が無限大で、かつ、ボロンドープＳ
ｉ／ノンドープＳｉのエッチング選択比が１０倍以上の
ヒドラジンを含んだ水溶液による多結晶Ｓｉの選択エッ
チング，または多結晶Ｓｉ／ＳｉＯｚのエッチング選択
比が１００倍以上で下地に与えるダメージが極めて小さ
い低温ドライエッチング法を適用することにより達成で
きる。

また、ゲード絶縁膜の薄膜化に伴うリーク電流の増加を
防ぐためには、ドレイン近傍のゲート絶縁膜のみを厚膜
化することにより達或できる。

〔作用〕

本発明によれば、多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果
トランジスタのデバイス構造に関係なく、素子の信頼性
を維持したままチャネル領域のみを薄膜化することがで
きる．これにより、相互コンダクタンスを劣化させるこ
となく、リーク電流の減少，動作時電流の増加，しきい
値電圧の絶対値の増加といったトランジスタ特性の改善
が図られる．〔実施例〕 以下、本発明の第１の実施例を第１図を用いて説明する
． 実施例，１ まず，単結晶Ｓｉ基板１０１（Ｐ型１０Ω・ａＩ１）を
熱酸化して２００ｎｍのＳｉＯｚｌ０２を形成した後、
低圧化学気相戒長法（以下ＬＰＣＶＤ法と記す）により
２００ｎｍの多結晶Ｓｉを堆積する．次いで、８７５℃
，３０分の条件でリン拡散を行った後，周知のリソグラ
フィーおよびドライエッチング技術を用いて多結晶Ｓｉ
のパターンニングを行ないゲート電極１０３を形成する
。次に、ゲート絶縁膜１０４となるＳｉＯｚをＬＰＣＶ
Ｄ法により３０ｎｍ堆積する．次いで，以下の条件で、
第１多結晶Ｓｉ　（３０ｎｍ）／Ｓｉｏｚ　（２ｎｍ）
／第２多結晶Ｓｉ　（１５０ｎｍ）の三層膜を形成する
． まず、通常のＬＰＧＶＤ装置内にＳｉ基板１０１を挿入
して０　．　１　ｍｍＴｏｒｒまで減圧する。Ｓｉ基板
１０１が所定の温度になったらＳｉＨａガスを導入（圧
力＝　０　．　６　Ｔｏｒｒ）　Ｌて第１の多結晶Ｓ　
ｉ　１０５（ａ）を３０ｎｍ堆積する．第１の多結晶Ｓ
ｉ１０５　（ａ）の堆積が終了したら、再び装置内を０
　．　１　ｎｍＴｏｒｒまで減圧する。次に、酸素を導
入（圧力Ｉ　Ｔｏｒｒ）　Ｌｔ第１の多結晶Ｓｉｌ０５
　（ａ）表面を酸化して約２ｎｍのＳｉＯｚｌ０６を形
成する。次に、０　．　１　ｍＴｏｒｒまで減圧した後
、再びＳｉＨ４ガスを導入（圧力＝　０　．　６Ｔｏｒ
ｒ）　シて第２の多結晶Ｓｉｌ０７　（ａ）を１５０ｎ
ｍ堆積する．本実施例においては、上記方法で第１多結
晶Ｓｉ　１０５　（ａ）（３０ｎｍ）／Ｓｉｆｔ　１０
６（２ｎｍ）／第２多結晶Ｓｉｌ０７　（ａ）（１５０
ｎｍ）の三層膜を形成したが、第１多結晶Ｓｉ１０５　
（ａ）形成後Ｓｉ基板１０１を装置外に出して自然酸化
膜を形成し、再びＬＰＧＶＤ装置で第２多結晶Ｓｉｌ０
７　（ａ）を形成してもほぼ同様の構造が得られた。

次いで、ＬＰＣＶＤ法により２０ｎｍのＳＬｆｔ１０９
を堆積した後リソグラフィー技術を用いてチャネル領域
１０５　（ａ）となる部分をレジスト１１０で覆う．次
いで、ソース，ドレイン１０８となる部分へＢ−Ｆ　ｘ
を２０ＫｅＶでイオン注入する。本実施例においては，
ソース，ドレイン１０８の不純物濃度を５Ｘ１０１９個
／ｃｍ３とした。また，本実施例においてはドーパント
にＢＦ２を用いたが、Ｂ（ボロン）を用いることもむろ
ん可能である． 次いで，レジスト１１０，Ｓｉｆｔ　１０９を除去した
後、ＨＦ水溶液で第２単結晶Ｓｉ　１０７表面の自然酸
化膜をエッチングしてヒドラジンエッチング液中にウエ
ーハを浸漬する． ここで重要なことは、ＨＦ水溶液で第２多結晶Ｓｉ１０
７表面の自然酸化膜をエッチングした後の洗浄水中の酸
素濃度を５００ｐｐｂ以下にすることである．洗浄水中
の酸素濃度を５００ｐｐｂ以上にすると、ウエーハ水洗
中に再び第２多結晶Ｓｉ１０７表面には数λ程度の自然
酸化膜が形成される．この状態で第２多結晶Ｓｉｌ０７
のエッチングを行っても自然酸化膜がマスクとなり第２
多結晶Ｓｉｌ０７　（ａ）のエッチングができないか、
または、できてもエッチングにむらが起こる。

従って、ウエーハ洗浄水中の酸素濃度は５００ＰＰｂ以
下であることが望ましい。

ここでは、ヒドラジンエッチング液の温度を５０℃に保
ち、２０分間エッチングを行なった。

ヒドラジンエッチング液は、ポロンをドーピングした多
結晶Ｓｉのエッチング速度が非常に遅く、またＳｉＯｚ
をエッチングしないので、第１図（ｄ）に示したように
チャネル領域１０５　（ａ）は、第１多結晶Ｓｉ　１０
５の膜厚となる．ソース，ドレイン１０８領域は、第１
多結晶Ｓｉｌ０５と第２多結晶Ｓｉｌ０７をほぼ加えた
膜厚となる。また、ここでは、ソース，ドレイン領域１
０８のボロン濃度を５　Ｘ　１　０１δ個／ｃｍ３以上
にすること，およびボロン注入後、熱処理を行う前にヒ
ドラジン溶液で多結晶Ｓｉの選択エッチングを行うこと
も重要である。

ヒドラジン溶液に対する多結晶Ｓｉのエッチングレート
は、Ｓｉ中のボロン濃度に依存し、５×ＩＱ１８個／ｃ
Ｉｊ以下では、ノンドーブＳｉとのエッチングレートの
差が小さく選択性が出ない。このため、ボロン濃度は５
Ｘ１０”個／ｃｍ３以上にすることが好ましい． また，ヒドラジン溶液による選択エッチングを行う前に
熱処理を行うと、第２多結晶Ｓｉｌ０７（ｂ）中のボロ
ンがチャネル領域１０５　（ａ）上部に拡散してしまう
ため、チャネル長がシフトしてしまう．また、第２多結
晶Ｓｉｌ０７　（ｂ）表面のボロン濃度は、熱処理によ
り薄くなってしまうため、その領域のエッチング速度が
速くなり、所望の膜厚を得ることができない．したがっ
て、ボロンを活性化させるための熱処理は、ヒドラジン
エッチングの後に行うことが好ましい。本実施例におい
ては、ヒドラジン溶液による選択エッチングを行った後
、Ｎ２零囲気中で、９００℃，３０分の熱処理を行ない
、ボロンを活性化させた。

この後、公知の技術を用いて，ソース，ドレイン領域１
０８に電極を設け、４５０”Ｃ，３０分のＨ２アニール
を行ない本発明の半導体装置の形成を完了する。

本実施例で形成した多結晶Ｓ　ｉ．　Ｍ　Ｉ　Ｓ型トラ
ンジスタは、第４図に示したソース，ドレイン領域４０
７を厚膜化してない通常の多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型
トランジスタに比べ、相互コンダクタンスが約２倍に増
大した．また，本実施例においては、ＳｉＨａ　を用い
て第１多結晶Ｓｉｌ０５　（ａ）と第２多結晶Ｓｉｌ０
７　（ａ）の形成を行なったが、Ｓ　ｉ　ｚＨＢ，　Ｓ
　ｉ　ｓＨａを用いても良好な結果が得られた。

実施例２ 本発明の第２の実施例を第２図を用いて説明する。

まず、実施例１と同様，単結晶Ｓｉ基板２０１（Ｐ型、
１０Ω・ａＩ１）上に、熱酸化膜２０２，ゲート電極２
０３、およびゲート絶縁膜２０４を形成する。次いで、
ＬＰＣＶＤ法を用いて第１多結晶Ｓｉ２０７を１００ｎ
ｍＳｉＯｚ　２０９を１０ｎｍ堆積する。次に、ホトリ
ソグラフィー技術を用いて所望の領域２０７　（ａ）を
レジスト２１０で覆い、８０ＫｅＶでＢＦ２をイオン注
入する。

次いで，実施例ｌに記載したように、レジスト２１０，
ＳｉＯ立２０９を除去した後、ヒドラジンエッチにより
第１多結晶Ｓｉ２０７のノンドープ領域．２０７（ａ）
を選択的にエッチングする。

ヒドラジンによるエッチングはウットエッチングなので
，ゲート絶縁膜にはダメージを与えない．また、多結晶
ＳｉとＳｉｎｇの選択比が無限大なので，下地のゲート
絶縁膜は、まったくエッチングされず第２図（ｂ）に示
すような形状となる。

次に、チャネル領域２０５　（ａ）となる第２多結晶Ｓ
ｉ２０５をＬＰＣＶＤ法により１０ｎｍ堆積する．この
後、公知の技術を用いて、ソース，ドレイン領域２０８
に電極を設け、４５０℃，３０分のＨ２アニールを行な
い本発明の半導体装置の形成を完了する． 本実施例で形成した多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型トラン
ジスタは，第４図に示したソース，ドレイン領域４０７
を厚膜化してない通常の多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型ト
ランジスタに比べ，相互コンダクタンスが約２倍に増大
した。また、ゲート絶縁膜２０４の経時的絶縁破壊寿命
を測定し、素子の信頼性が劣化していないことを確認し
た。

実施例３ 本発明の第３の実施例を第３図を用いて説明する． まず、実施例上と同様、単結晶Ｓｉ基板３０１（Ｐ型、
１０Ω・ｃ！１）上に、熱酸化膜３０２，ゲート電極３
０３，ゲート絶縁膜３０４、および第１多結晶Ｓｉ３０
５　（３０ｎｍ）／ＳｉＯｚ３０６（２ｎｍ）／第２多
結晶Ｓｉ３０７　（１５０ｎｍ）を形成する．次いで、
ＬＰＣＶＤ法を用いてＳｉＯｚ３０９を第２多結晶Ｓｉ
３０７上に１０ｎｍ堆積する。次いで、チャネル領域３
０５（ａ）となる部分をレジスト３１０で覆い、ソース
，ドレイン３０８となる領域に２５ＫｅＶでＢＦｚをイ
オン注入する．本実施例では、ソース，ドレイン領域の
不純物濃度を５Ｘ１０１”個／ｃｍ３とした。

次いで，レジスト３１０を除去した後、９００℃の酸素
雰囲気中で熱処理を行ない、第２多結晶Ｓｉ３０７上に
ＳｉＯｚ３１１を形成する。上記ＳｉＯｚ３１１の膜厚
は、下地の不純物濃度差のため，ソース，ドレイン領域
３０８上のＳｉ○２３１１（ｂ）はチャネル領域３０７
　（ａ）上のＳｉ（）ｚ　３１１　（ａ）に比べ厚くな
る．本実施例においては，ソース，ドレイン３０８形戒
用のドーパントをボロンとしたが、ヒ素（Ａｓ），．リ
ン（Ｐ），アンチモン（ｓｂ）を用いても、同様の結果
が得られた。

また、上記ＳｉＯｚ３１１の膜厚差は、ソース，ドレイ
ン３０８の不純物濃度、および酸化方法により所望の膜
厚差にすることが可能である。具体的には、ソース，ド
レイン領域３０８とチャネル領域３０７　（ａ）上部の
不純物濃度差が大きいほど、酸化温度が低いほど、上記
ＳｉＯｚ３１１の膜厚差は大きくなる．また、酸化雰囲
気においても，ドライ酸化に比べウエット酸化を用いた
方がＳｉ（）ｚ３１１の膜厚差を大きくすることができ
る．本実施例においては、ソース，ドレイン３０８上の
Ｓ　ｉＣ）ｚ　３　１　１　（ｂ）の膜厚が第２多結晶
Ｓｉンドープ領域３　０　７（ａ）上のＳｉＯｚ３１１
（ａ）の膜厚の約２倍になるように設定した６次いで、
第２多結晶Ｓｉノンドープ領域３０７（ａ）の表面が露
出するまで．ＳｉＯ２３１１をフツ酸水溶液でエッチン
グすると，第２図（ｃ）に示したように、ソース，ドレ
イン領域３０８上部のみにＳｉｆｔ　３１１　（ｂ）が
残る．本実施例においては、第２多結晶Ｓｉノンドープ
領域３０７（ａ）の表面が水切れするまでエッチングを
行なった． 次いで、上記Ｓｉｎｇ　３１１　（ｂ）をマスクとして
、第２多結晶Ｓｉノンドープ領域３０７（ａ）をドライ
エッチングする。本実施例においては、上記第２多結晶
Ｓｉノンドープ領域３０７　（ａ）のドライエッチング
に，μ波励起型プラズマエッチング装置を用い、ＳＦｅ
を反応ガスとして、Ｓｉ基板３０１温度を−１１０℃と
した．本方法によれば、約２ｎｍという極めて薄い絶縁
膜３０６をエッチングのストッパとして、チャネル領域
３０５　（ａ）上部の第２多結晶Ｓｉノンドープ領域２
０７　（ａ）を異方的にのエッチングすることが可能で
ある．なお，Ｓｉ板３０１を冷却しなくてもエッチング
は可能であるが，高選択比で、異方的にエッチングでき
るという点では、本方法の方が優れている． この後，第１の実施例と同じように、公知の技術を用い
てソース，ドレイン領域３０８に電極を設け、４５０″
Ｃ，３０分のＨ２アニールを行ない本発明の半導体装置
の形成を完成する．本実施例で作威した多結晶Ｓ　ｉ　
Ｍ　Ｉ　Ｓ型トランジスタは，第４図に示したように、
ソース，ドレイン領域４０７を厚膜化していない通常の
多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型トランジスタに比べ、相互
コンダクタンスを行２倍にすることができた． ここで、上記、本発明の第１の実施例および、第３の実
施例において重要なことは，第１多結晶Ｓｉｌ０５，３
０５と第２多結晶Ｓｉｌ０７，３０７の間に形成された
絶縁膜１０６，３０６の膜厚が１〜３ｎｍであることで
あるｓｌｎｍ未満であれば、エッチングのストッパとな
らないため、チャネル領域１０５　（ａ），３０５　（
ａ）もエッチングされてしまう。また，３ｎｍより厚け
れば、第１多結晶Ｓｉｌ０５，３０５と第２多結晶Ｓｉ
１０７，３０７が絶縁されてしまい電気的導通が取れな
くなってしまう．このため，上記絶縁膜１０６，３０６
の膜厚は１〜３ｎｍであることが望ましい。

本実施例においては、上記絶縁膜１０６，３０６にＳｉ
○２を用いたが、ＣＶＤ法で形成したＳｉａＮａや多結
晶Ｓｉを直接窒化して形成する熱窒化膜を用いても、同
様の結果が得られた．実施例４ 次に、本発明の第４の実施例を第５図を用いて説明する
。

実施例ｌと同様、単結晶Ｓｉ基板５０１（Ｐ型，工ＯΩ
−，）上にＳｉＯｚ５０２、ゲート電極５０３を形成す
る。次いで、ＬＰＣＶＤ法により第１のゲート絶縁膜５
０４となる３０ｎｍのＳｉＯｚを堆積した後、周知のリ
ソグラフィーおよび，ドライエッチング技術を用いてＳ
　ｉ　Ｏｚ５０４をパターンニングする．次いで、ＬＰ
ＣＶＤ法により第２のゲート絶縁膜５０５となるＳｉＯ
ｚを１５ｎｍ堆積す゛る．次いで、実施例１に記載した
方法を用いて多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トラ
ンジスタのチャネル領域５０６，ソース領域５０７（ｂ
），ドレイン領域５０７　（ａ）を形成した後、Ｎｘ雰
囲気中で．９００℃，３０分の熱処理を行なう． 次に，公知の技術を用いて、ソース５０７（ｂ），ドレ
イン５０７　（ａ）領域に電極を設け、４５０’Ｃ，３
０分のＨ２アニールを行なって，本発明の半導体装置の
発明を完了する． 本実施例によれば、ドレイン領域５０７　（ａ）近傍の
電界のみが緩和するので，オン電流を維持したまま、Ｏ
ＦＦ時のリーク電流を通常の多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ
型トランジスタ（第４図）に比べ、大幅に減少できた。

また、第６図に示したように、ゲート電極６０６とドレ
イン領域６０７　（ａ）とをオフセット構造にし、ドレ
イン領域６０７　（ａ）近傍の電界を緩和することでも
リーク電流は減少することが知られているが、上記オフ
セット構造の多結晶ＳｉＭＩＳ型トランジスタのリーク
電流は、オフセット長氾に大きく依存する。このため、
ソース，ドレイン６０７形成マスクの合わせずれｄによ
りリーク電流が大きく変化するという問題が有る．また
、オフセット分の寸法を確保しなければならないので、
集積度向上の障害となる． しかし、本実施例で作成した多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ
型トランジスタはマスクの合わせずれｄがあってもリー
ク電流および、しきい値電圧はほとんど変化しなかった
．また、オフセット長を確保する必要がないので、集積
度も大幅に向上した。

実施例５ 次に、本発明を完全ＣＭＯＳ型のＳＲＡＭのメモリセル
に応用した実施例を第７図，第１０図、および第１１図
を用いて説明する．本実施例では、メモリセルを構成す
るインバータの負荷素子として、多結晶Ｓｉ−Ｐチャネ
ルＭＯＳトランジスタ１００１．１００２を用いた。

まず、ｎ型Ｓｉ基板７０１　（１０Ω・ａｌ１）上にＰ
ウエル領域７０２および、素子分離領域７０３を公知の
技術を用いて形成する。次いで，熱酸化法を用いて２０
ｎｍのゲート酸化膜７０４を形成した後，駆動ＭＯＳト
ランジスタｌ００３または１００４のゲート電極７０７
．（ａ）と転送ＭＯＳトランジスタ１００５または１０
０６の拡散層７０５とを接続するための接続孔７０６を
形成する．次いで、ＬＰＣＶＤ法を用いて、２００ｎｍ
の低抵抗多結晶Ｓｉ、７０７　（ａ），７０７（ｂ）お
よび１５０ｎｍのＳｉ○２７０８を堆積した後、周知の
ホトリソグラフィーおよび、ドライエッチング技術を用
いて駆動ＭＯＳトランジスタ１００３．１００４のゲー
ト電極７０７　（ａ）．および転送ＭＯＳトランジスタ
１００５．１００６のゲートの電極７０７　（ｂ）を構
或する。

次いで、ソース，ドレインの低濃度領域となる部分にリ
ンをイオン注入した後、ＬＰＣＶＤ法を用いて３００ｎ
ｍのＳｉｆｔを堆積する．次いで、ドライエッチング法
により上記ＳｉＯ２を異方的にエッチングして側壁絶縁
膜７０９を形成する．この後、ヒ素（　Ａ　ｓ　）をイ
オン注入し、Ｎ２雰囲気中で、９００℃，１０分の熱処
理を行ない、ソース，ドレインの形成を終了する． 次いで、ＬＰＣＶＤ法により，層間絶縁膜となるＳｉ○
２７１０を１５０ｎｍ堆積した後、多結晶Ｓｉ−Ｐチャ
ネルＭＯＳトランジスタ１００１．１００２のゲート電
極７１２　（ａ），７１２（ｂ），１１０１’（ａ），
１１０１　（ｂ）と駆動ｎ　Ｍ　Ｏ　Ｓトランジスタ１
００３，１００４、のゲート電極７０７　（ａ）とを接
続するための接続孔７１１を形成する。次いで、ＬＰＣ
ＶＤ法により，１５０ｎｍの多結晶Ｓｉおよび、１５ｎ
ｍのＳｉ○２を堆積した後、ボロンをイオン注入し．９
００℃，１０分の熱処理を行なう。次いで、ＳｉＯｚを
除去した後、リソグラフィーおよび、ドライエッチング
技術を用いて、多結晶Ｓｉを所定形状に加工して、多結
晶Ｓｉ−ＰチャネルＭＯＳトランジスタ１００１．１０
０２のゲート電極７工２（ａ）または７１２　（ｂ），
１１０１　（ａ）または１１０１（ｂ）とする。

次いで、ゲート絶縁膜７１３となるＳｉ○２をＬＰＣＶ
Ｄ法１こより２０ｎｍ堆積した後、Ｎ２雰囲気中で９０
０℃，１０分の熱処理を行なう。本実施例においては、
上記，ＳｉＯｚ　７１３の形成に，反応ガスとしてＳｉ
ｌ｛４とＮ　ｚ　Ｏ　を用いた。

次に、多結晶Ｓ　ｉ　−　ＰチャネルＭＯＳ｝−ランジ
スタ１００１．１００２のドレイン部拡散層７１４，１
１０３　（ａ），１１０３　（ａ）と対向するインバー
タのゲート電極７１２　（ａ），７１２　（ｂ），１１
０１　（ａ），１工Ｏｆ　（ｂ）とを接続するための接
続孔７１６．１１０２　（ａ），１１０２（ｂ）を形成
した後、第１の実施例に記載した方法で、第１多結晶（
１０ｎｍ）／Ｓｉ○ｚ（２ｎｍ）／第２多結晶（１００
ｎｍ）の三層膜を形成する。

次にＬＰＣＶＤ法によりＳｉｎｇを１５ｎｍ堆積した後
、多結晶Ｓｉ−ＰチャネルＭＯＳトランジスタ１００１
．１００２のチャネル領域７１７，１１０５　（ａ），
１１０５　（ｂ）となる部分をホトレジストパターンで
覆い、ボロンをイオン注入する．次に、ヒドラジンエッ
チング液により第２多結晶Ｓｉのノンドープ領域を，選
択的にエッチングする。次いで、周知のリソグラフィー
およびドライエッチング技術を用いて、上記三層膜（第
１多結晶（１０ｎｍ）／ＳｉＯｚ（２ｎｍ）／第２多結
晶（１００ｎｍ））を所定形状に加工しソース７１５．
１１０４　（ａ），１１０４　（ｂ）　、ドレイン７１
４．１１０３　（ａ），１１０３　（ｂ）領域、および
共通電源配線１１０６　（ａ）　，　１１０６（ｂ）を
形成する． 本実施例に示したように、多結晶Ｓｉ−ＰチャネルＭＯ
Ｓトランジスタ１００１．１００２のソース７１５．１
１０４　（ａ），１１０４　（ｂ）、ドレイン７１４．
１１０３　（ａ），１１０３（ｂ）領域、および共通電
源配線１１０６　（ａ）　，　１１０６（ｂ）を同層に
形成すれば、製造工程数を増やすことなく集積度を大幅
に向上できる． 次いで．ＬＰＣＶＤ法によりＳｉＯｚ７１８を１００ｎ
ｍ堆積した後、常圧ＣＶＤ法により、１３ＰＳＧ膜７１
９を３００ｎｍ堆積し、Ｎ２雰囲気中で９００℃，３０
分の熱処理を行なう．続いて、転送ＭＯＳトランジスタ
１００５．１００６の拡散層７０゜５と第１層配線７２
０とを接続するための接続孔７２１を形成した後、チタ
ンナイトライド（ＴｉＮ），タングステン（Ｗ）を蒸着
し、リソグラフィーおよびドライエッチング技術により
所定形状に加工する． 次いで，常圧ＣＶＤ法によりＰＳＧ膜７２２を４００ｎ
ｍ堆積し、第１層配線７２０と接続させるための接続孔
７２３を形成する。この後、ＴｉＮ７２４，Ａα７２５
を蒸着して所定形状に加工し、これを第２層配線とする
．次いで、Ｈｚ雰囲気中で４５０℃，３０分の熱処理を
行なった後、最終保護膜としてプラズマＣＶＤ法により
ＳｉｇＮａ膜を１μｍ堆積し、所定形状に加工する．最
後に、Ｎｘ雰囲気中で４００℃，３０分の熱処理を行な
い、本発明の半導体装置の形成を終了する． 本実施例により形成したメモリセルの待機時消費電流は
、１ビット当り０．０２ＰＡと極めて小さな値が得られ
た．また、多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トラン
ジスタのチャネル部７１７．１１０５（ａ），１１０５
　（ｂ）の薄膜効果、およびソース７１５，１１０４　
（ａ），１１０４　（ｂ）　、ドレイン７１４，１１０
３　（ａ），１１０３　（ｂ）、共通電源配線部１１０
６　（ａ），１１０６　（ｂ）の厚膜効果により、（１
）オン電流の増加、（２）メモリセル内のハイノード電
位の安定性の向上、（３）ソフトエラ一率の減少、等の
改善効果が得られた。さらに，多結晶Ｓ　ｉ　Ｍ　Ｉ　
Ｓ型電界効果トランジスタのゲート電極７１２　（ａ）
，７１２（ｂ），１１０１　　（ａ），１１０１　　（
ｂ）を、チャネル領域７１７，１１０５　（ａ），１１
０５（ｂ）より先に形成する構造を適用できるので，メ
モリセルの製造プロセスが簡単化でき，歩留まりが向上
した。

また、本実施例においては、実施例１に記載した多結晶
Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジスタをＳＲＡＭ
のメモリセルに適用し、０．０２ＰＡ／ビットという極
めて小さな待機時消費電流を実現したが、実施例４に記
載した多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジス
タを適用したＳＲＡＭメモリセルの待機時消費電流は０
．ＯＩＰＡ／ビット以下であった． 〔発明の効果〕 本発明によれば、ゲート電極をチャネル領域より先に形
成しても、素子およびメモリ動作の信頼性を維持したま
ま、チャネル領域のみを薄膜化することが可能となるの
で，多結晶Ｓ　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジスタ
の応用範囲が大幅に拡張された．また、多結晶Ｓ　ｉ　
Ｍ　Ｉ　Ｓ型電界効果トランジスタのドレイン近傍のみ
のゲート絶縁膜を厚膜化することにより，オン電流を維
持したまま、リーク電流を大幅に減少することができた
．

【図面の簡単な説明】

第１図は、本発明の実施例１の製造工程の断面図．第２
図は、本発明の実施例２の製造工程の断面図。第３図は
，本発明の実施例３の製造工程の断面図。第４図は、従
来構造の断面図．第５図は、本発明の実施例４の製造工
程の断面図。第６図は、従来構造の断面図．第７図は、
本発明の実施例５の製造工程の断面図．第８図は、従来
構造の断面図．第９図は、従来構造の断面図．第１０図
は、本発明の実施例４に記載したメモリセルの等価回路
図．第１１図は、本発明の実施例４に記載した多結晶Ｓ
　ｉ　Ｍ　Ｉ　Ｓ型電界効果トランジスタのレイアウト
図。 １０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１，９０１・・・Ｐ型Ｓｉ基板、１０２，２
０２，３０２，３１１，４０２，５０２，６０２，７０
３，８０２，９０２・・・熱酸化膜、１０３，２０３，
３０３，４０３，５０３，６０３，７０７（ａ），７０
７　（ｂ），７１２　（ａ），７１２（ｂ），８０３，
９０３．１１０１　（ａ），１１０１（ｂ）・・・ゲー
ト電極，１０４，２０４，３０４，４０５，５０４，５
０５，６０５，７０４．７’１３，８０５，９０５・・
・ゲート絶縁膜、７０８，７０９，７１０，７１８，７
１９，７２２・・・層間絶縁膜、１０５，２０７，３０
５・・・第１多結晶Ｓｉ．１０６，３０６・・・極薄絶
縁膜、１０７，２０５，３０７・・・第２多結晶Ｓｉ、
１０８，２０８，３０８，４０７，５０７，６０７，７
１４，７１５，８０７，９０７，ＩＬＯ３　　（’ａ）
，１１０３（ｂ），１１０４（ａ），１１０４　（ｂ）
・・・ソース，ドレイン領域，１０５（ａ），２０５　
　（ａ），３０５　　（ａ），４０６，５０６，６０６
，　　７１７，８０６，　　９０６．１１０５（ａ），
１１０５　（ｂ）−・・チャネル領域、７０２・・・Ｐ
ウエル領域，７０３・・・素子分離領域、７２１・・・
第１層配線、７２４，７２５・・・第２層配線、第 図 ￥，ｚ　　躬 （ｂ） 葛 ４ 図 ￥ｙ５ （＾冫 図 冨 −６ 図 図 ３θ１ ３１基状 ５・０５　　ケ５ト未と３和駅万檗 ８／６　　＋＋−ネ）Ｌ禰成 ３θ７　　ンーズ　ドＬイ冫傾域 （Ｌ）

Claims (1)

1. 【特許請求の範囲】 １、多結晶ＳｉＭＩＳ型電界効果トランジスタにおいて
   、ソース部に接したゲート絶縁膜の膜厚に比べ、ドレイ
   ン近傍のゲート絶縁膜の膜厚が厚いことを特徴とする半
   導体装置。 ２、導体あるいは半導体表面に第１の絶縁膜を形成する
   工程と、該第１の絶縁膜上に第１のシリコン膜を形成す
   る工程と、該第１のシリコン膜上に第２の絶縁膜を形成
   する工程と、該第２の絶縁膜上に第２のシリコン膜を形
   成する工程と、上記第２のシリコン膜の所望の領域より
   不純物をドーピングする工程と、該第２のシリコン膜の
   ドーピングされていない領域を選択的にエッチングする
   工程とを少なくとも含んでなることを特徴とする半導体
   装置の製造方法。 ３、導体あるいは半導体表面に第１の絶縁膜を形成する
   工程と、該第１の絶縁膜上に第１のシリコン膜を形成す
   る工程と、該第１のシリコン膜の所望の領域より不純物
   をドーピングする工程と、該第１のシリコン膜のドーピ
   ングされていない領域を選択的にエッチングする工程と
   、上記第１のシリコン膜上に第２のシリコン膜を形成す
   る工程とを少なくとも含んでなることを特徴とする半導
   体装置の製造方法。 ４、導体あるいは半導体表面に第１の絶縁膜を形成する
   工程と、該第１の絶縁膜上に第１のシリコン膜を形成す
   る工程と、該第１のシリコン膜上に第２の絶縁膜を形成
   する工程と、該第２の絶縁膜上に第２のシリコン膜を形
   成する工程と、上記第２のシリコン膜の所望の領域より
   不純物をドーピングする工程と、該第２のシリコン膜の
   表面を熱酸化して酸化膜を形成する工程と、該酸化膜を
   ウェットエッチングして上記第２のシリコン膜のドーピ
   ングされていない領域の表面部のみを選択的に露出させ
   る工程と、上記第２のシリコン膜の露出した部分をドラ
   イエッチングする工程とを少なくとも含んでなることを
   特徴とする半導体装置の製造方法。 ５、上記第２の絶縁膜の膜厚が１〜３ｎｍであることを
   特徴とする特許請求の範囲第２項もしくは第４項記載の
   半導体装置の製造方法。 ６、特許請求の範囲第２項に記載した第２のシリコン膜
   、および特許請求の範囲第３項に記載した第１のシリコ
   ン膜にドーピングする不純物がボロン（Ｂ）元素を含ん
   でおり、かつ、上記シリコン膜の選択エッチングをヒド
   ラジンを含んだ水溶液で行ない、下地の絶縁膜をエッチ
   ングのストッパとすることを特徴とする特許請求の範囲
   第２項もしくは第３項記載の半導体装置の製造方法。 ７、Ｓｉ膜へのドーピングをイオン打ち込み法で行い、
   かつシリコン膜中のボロン（Ｂ）の不純物濃度が５×１
   ０＾１＾５個／ｃｍ＾３以上であることを特徴とする特
   許請求の範囲第６項記載の半導体装置の製造方法。 ８、特許請求の範囲第２項に記載した第２のシリコン膜
   、および請求の範囲第３項に記載した第１のシリコン膜
   の選択エッチングを熱処理前に行うこと特徴とする特許
   請求の範囲第６項記載の半導体装置の製造方法。 ９、第２のシリコン膜のドライエッチングを、基板温度
   を常温以下に維持し、反応ガスにＳＦ＿６を用いて行な
   い、第２の絶縁膜をエッチングのストッパとすることを
   特徴とする特許請求の範囲第４項記載の半導体装置の製
   造方法。 １０、特許請求の範囲第２項、第４項に記載した第１の
   シリコン膜、および特許請求の範囲第３項に記載した第
   ２のシリコン膜の膜厚が、５０ｎｍ以下であることを特
   徴とする特許請求の範囲第２項、第３項、もしくは第４
   項記載の半導体装置の製造方法。 １１、特許請求の範囲第２項、第３項および第４項に記
   載した半導体装置の製造方法を含む多結晶ＳｉＭＩＳ型
   電界効果トランジスタの製造方法。 １２、特許請求の範囲第１項に記載した多結晶ＳｉＭＩ
   Ｓ型電界効果トランジスタを負荷素子に用いたスタティ
   ック型ランダムアクセスメモリ。 １３、ソース領域およびドレイン領域の厚さが、チャネ
   ル領域の厚さよりも大きい多結晶ＳｉＭＩＳ型電界効果
   トランジスタを負荷素子に用いたスタティック型ランダ
   ムアクセスメモリ。 １４、特許請求の範囲第２項、第３項および第４項に記
   載した半導体装置の製造方法を用いて作成した、上記ス
   タティック型ランダムアクセスメモリのセル内アレーの
   共通電源配線。