JPH03102920A - 符号化方法、装置及び復号化装置 - Google Patents

符号化方法、装置及び復号化装置

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JPH03102920A
JPH03102920A JP2215140A JP21514090A JPH03102920A JP H03102920 A JPH03102920 A JP H03102920A JP 2215140 A JP2215140 A JP 2215140A JP 21514090 A JP21514090 A JP 21514090A JP H03102920 A JPH03102920 A JP H03102920A
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Roy D Cideciyan
ロイ・ダロン・シデシヤン
Francois B Dolivo
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 目　　次 Ａ．産業上の利用分野 Ｂ．従来の技術 Ｃ．発明が解決しようとする課題 Ｄ．課題を解決するための手段 Ｅ．実施例 Ｅ−１．プレアンプルを含むデータ・フォーマット Ｅ−２．基本モデル Ｅ−３．エンコーダの入力及び出力 Ｅ−４．選択したブロック・コード用のエンコーダ及び
デコーダ Ｅ−５．（４，８．５）コード用のエンコーダ及びデコ
ーダ Ｅ−６．制約合計の最小値 Ｅ−７．（４，４．９）コード用のエンコーダ及びデコ
ーダ Ｅ−８．有限状態エンコーダ Ｅ−９．（４，８．４）コード用のエンコーダ及びデコ
ーダ Ｅ−１０．論理式の表 Ｆ．発明の効果 Ａ．産業上の利用分野 本発明は、最尤順序検出（ＰＲＭＬ）法による部分応答
通信を利用したシステム用の、データ・コーディングに
関する。このような通信及び検出方式は、たとえば磁気
または光学式のデータ記憶装置やケーブルを介したデー
タ伝送に有用である。
具体的には、本発明は、ＰＲＭＬシステムにおいて、デ
ータ・シーケンスの前にくるタイミング・プレアンプル
を認識するのに要する時間を短縮して、受信機で正しい
タイミングと利得獲得が得られるようにし、かつ任意の
データ・シーケンスとタイミング・プレアンプルの区別
をより確実にするための、データ・コーディングに関す
る。
Ｂ．従来の技術 最尤順序検出（ＰＲＭＬ）法による部分応答クラス■通
信用の比率８／９の制約コードが、ＰＲＭＬ受信機の利
得制御ループとタイミング制御ループを適正に動作させ
、かつヴイテルビ検出器の経路メモリ長さを減少させる
ために開発されている。
部分応答クラスＩＶ　（ＰＲ一ＩＶ）チャネルと比率８
／９のエンコーダの間にプレコーダが存在する場合、コ
ード化２進シーケンス｛ｂｎ｝内のＯの最大連続長Ｇ。
を制限し、かつ｛ｂｎ｝の時間インデックスが偶数また
は奇数の２つの部分シーケンス内の連続するＯの最大個
数Ｉｏを制限することによって、上記の２つの目的が達
成される。適切なコーディングによってＧｏとＩｏが共
に（それぞれ４と４または３と６までに）制限されたシ
ステムの例は、米国特許第４７０７６８１号に開示され
ている。
信頼のできるコード化されたユーザ・データをタイミン
グ・プレアンプルｔｉ，Ｌ　　Ｌ　．．．．１，１｝か
ら区別するのに必要な最小観察長さを短縮することによ
ってＰＲＭＬ受信機の起動手順をスピードアップすると
いう第３の課題も達成できるコーディング方式があれば
、望ましいことである。このタイミング・プレアンプノ
レは、多くのシステムでは、コード化データ・シーケン
ス｛ｂｎ｝の前にくる訓練用シーケンスの一部となって
いる。
Ｃ．発明が解決しようとする課題 本発明の一目的は、タイミング・プレアンプルをコード
化データ・シーケンスから区別するのに要する時間を短
縮するための、ＰＲＭＬシステム用のコーディング方式
を提供することにある。
本発明の他の目的は、より短いタイミング・プレアンプ
ルが使用できる、コーディング方式を提供することにあ
る。
本発明の他の目的は、論理ゲート・アレイによりエンコ
ーダとデコーダが簡単に実施できる、コード・マッピン
グの選択を可能にするＰＲＭＬコーディング方式を提供
することにある。
本発明の他の目的は、利得制御ループとタイミング制御
ループを適正に動作させ、かつ受信機内のヴイテルビ・
デコーダの経路メモリ長さを制限するのに有用なコード
制約を維持することのできる、ＰＲＭＬ技術を利用し、
連続する１からなるタイミング・プレアンプルを使用す
るシステム用のコーディング方式を提供することにある
。
Ｄ．課題を解決するための手段 上記の目的は、請求項１及び７に記載のコード化方法及
びコード化装置によって達成される。この方法及び符号
化／復号装置の好ましい特定の実施例は、従属請求項に
記載してある。
本発明は、コード化データ・シーケンス内の連続する１
の個数６１を比較的小さな値に制限すると同時に、完全
コード化データ・シーケンス内及び偶数番号と奇数番号
の部分シーケンス内の連続するＯの個数の制限を維持す
ることによって、これらの目的を達成するものである。
コード化シーケンス内の１の最大連続長さＧ１が小さい
ほど、データをプレアンプルからより速く区別できるよ
ウニナる。タイミング・プレアンプルは、起動時にＰＲ
ＭＬ受信機が確実に検出できる長さでなければならない
ので、Ｇ１の値が小さいほど、訓練用シーケンスが短縮
され、ＰＲＭＬ受信機の同期が速くなる。本発明で提供
する８／θコードは、３項数列（　Ｇ　ｏ　＝　　Ｉ　
ｏ　−　Ｇ　１）と呼ばれ、ＰＲＭＬ受信機の確実で迅
速な起動を可能とし、このプレアンプル検出ウィンドウ
の長さは、通常前記の米国特許第４７０７８８１号明細
書で提供される以前のコードに比べて半分以下で済む。
それぞれの応用例に最も適合する組合せが選べるように
、コード制約の異なる様々な組合せが選択可能な、いく
つかのコーディング方式を開示する。さらに、これらの
コーディング方式は、以前のコード化データを知らすと
も復号が行なえ、そのため伝送エラーの際に復号エラー
が伝播しないという特徴をもつ。
さらに、少数の論理ゲートでこのコーディング方式用の
エンコーダ（とデコーダ）を実施できる、い《つかのコ
ード・マッピング方式も開示する。
本発明の上記のその他の利点は、以下の本発明の好まし
い実施例についての説明を図面に照らしなから読めば、
より明白になるであろう。
Ｅ．実施例 Ｅ−１．プレアンプルを含むデータ・フオーマット 第１図は、磁気記録媒体（磁気ディスク）に記憶させた
データ・シーケンスの構造の例を示したものである。こ
の図からわかるように、各データ・レコードは離れて記
憶されている。各レコードのデータ・セクシロンＤの前
にタイミング・プレアンブルＴＰと同期パターンＳＰが
ついている。これらは受信機を起動して記録データを正
しく読み取るために必要なものである。
タイミング・プレアンプルがデータから正確に区別され
ることが重要である。データが、使用しているタイミン
グ・プレアンプル（すなわち｛１，Ｌ　　Ｌ　．．．｝
　＞と似ているものを含めて任意のビット・パターンを
含むことができる場合は、比較的長いタイミング・プレ
アンプルを使わなければならず、確実に検出及び区別を
行なうには比較的長時間かかる。
この時間を短縮するため、本発明では、コード化データ
・シーケンスに制約を加えて、このようなタイミング・
プレアンプルと合致するビット・パターンが限られた長
さしか発生しないようにすることを提唱する。こうする
と、データとプレアンプルの区別がより迅速にでき、そ
の結果より短いタイミング・プレアンプルが使用できる
（必要な記憶空間が減る）ようになる。
Ｅ−２．基本モデル 本発明が適用されるシステムは、第２Ａ図に示した３つ
の主要ブロック、比率８／９のエンコーダ１１、プレコ
ーダ１３、ＰＲ−ＩＶチャネル１５で表すことができる
。次にこれらのブロックの入出力の関係を詳しく考察す
る。Ｂは２進数｛ｏ，１｝を表す。
磁気記録チャネルは、周波数ｆ＝ｏでスペクトル・ゼロ
を示し、スペクトル・ピークを示す周波数は使用する記
録システムのパラメータに応じて変わり、周波数が高く
なると指数関数的に減衰する伝達特性をもつ、ベースバ
ンド・チャネルである。したがって、こうしたチャネル
は、チャネル出力信号を適当に濾波した後に、ＰＲ−１
’／システムとして扱うのに特に適している。ＰＲ−Ｉ
Ｖチャネル１５の前にプレコーダ１３があり、その入力
シーケンスはコード化シーケンス｛　ｂｎ｝であり、ｂ
ｎεＢ１その出力シーケンス｛ｃ．｝　、ＣｎεＢは次
式で与えられる。
上式で、ｅは２を法とする加法を表し、上線は否定を表
す。ＰＲ−ＩＶチャネルの入力記号ｄ。ｔＦ．｛＋１．
，−１｝とプレコーダの出力記号ｃ，，は、（ブロック
１７で示すように）ｄｎ＝２ｃｎ−　１の関係がある。
ただし、ｃｒ，は実数０または１である。したがって、
ＰＲ一ＩＶチャネルの三元出力シーケンス｛　ｙＩ，｝
は次式のように書くことができる。
ただし、ｂ，，とｙｌ，の関係を得るために式（１）を
使用した。プレコーダの入力にすべてＯのシーケンス及
びタイミング●プレアンプル（すべて１のシーケンス）
が供給されると、ＰＲ−ＩＶチャネルの出力でそれぞれ
すべてＯのシーケンスと｛．．．，　＋２，　＋２，　
−２，　−２，　＋２，　＋２，　−２，　−２，．．
．｝が得られることに留意されたい。
自動的に利得制御とタイミング回復を行ない、かつヴイ
テルビ検出器内の経路メモリの長さを短縮するには，Ｐ
Ｒ一ＩＶチャネルの出力シーケンス｛　ｙｎ｝内及び時
間インデックスが偶数または奇数であるその２つの部分
シーケンス内のＯの連続長さを制限しなければならない
。このことは、前記の米国特許第４７０７８８　１号明
細書に開示されている方法と装置によって実現できる。
ＰＲＭＬ受信機の起動を確実かつ迅速にするには、ＰＲ
−■の出力におけるタイミング・プレアンプルと同じチ
ャネル出力Ｙｎ｛．．．，＋２，＋２，−２，　−２，
．．．｝の最大連続長さも、減らさなければならない。
これらの目標は、本発明により、ヰ率８／９のエンコー
ダ１１とその後にプレコーダ１３を使って効率よく達成
できる。プレコーダ１３は、最初ＰＲ−ＩＶチャネルの
出力端で定義された所期の連続長さの制約を、比率８／
９のエンコーダの出力端における単純な連続長さの制約
（Ｇｏ，Ｉ。，Ｇ０）に変換する。
２進ＰＲ−ＩＶ信号発信と最尤順序検出を利用したデー
タ通信システムの性能は、プレコード化の影響を受けな
い。しかし、プレコーダが存在すると、エンコーダが特
定クラスのみに制限されている場合、ＰＲ−ＩＶチャネ
ルの出力端における連続長さの制約がより短くなる可能
性がある。たとえば、プレコーダがない場合、出力ブロ
ック・サイズが９の比率８／９のブロック・エンコーダ
のクラスは、せいぜいｕ＝４個の連続するＯを含むチャ
ネル出力シーケンス｛ｙ１｝及びせいぜいｖ＝４個の連
続するＯを含む、時間インデックスが偶数または奇数の
その２つの部分シーケンスを生成することができない。
このことは、次のように説明できる。ＰＲ一ＩＶチャネ
ル上を任意の順序で伝送されるとき、ｕ＝４及びｖ＝４
の制約を満たすＰＲ−ＩＶシーケンス（　ｙ．，｝をも
たらす２進９項数列は、２１６通りしかない。一方、Ｐ
Ｒ−ＩＶチャネルの前にプレコーダがあるときは、２７
８通りの２進９項数列があって、任意の順序で並べるこ
とができ、出力ブロック・サイズが９で、ｕ＝４及びｖ
＝４の制約をもつチャネル出力シーケンスをもたらす比
率８／９のブロック・コードを構築することが可能であ
る（前記の米国特許第４７０７６８１号明細書も参照）
。
比率８／９のエンコーダ入力｛　ａｎ｝　、ａｎ　Ｅ：
Ｂは、無制約の２進シーケンスであり、エンコーダの出
力｛ｂｏ｝、ｂｎｅＢは、次のプール方程式を満たす。
ｋ＝０ ｂｎ−ｂ，，。１・ｂｎや２・．．．ｂｎ＋〇＝０　　
　　　　　　　（５）上式で、ｎは任意の整数、＋は論
理ＯＲ演算、は論理ＡＮＤ演算を表す。式（３）は、エ
ンコーダ出力シーケンス内のＯの最大連続長さをＧｏに
制限する。式（４）は、時間インデックスが偶数または
奇数の２つのエンコーダ出力部分シーケンス内の連続す
るＯの最大個数がＩ。を超えることを許さない。最後に
、式（５）は、エンコーダ出力シーケンス内の１の最大
連続長さがＧ１以下となることを保証する。以下では、
エンコーダ出力を（Ｇｏ，Ｉｏ＝Ｇｔ）制約シーケンス
で表すことにする。
Ｅ−３，エンコーダの入力及び出力 第２Ｂ図は、第２Ａ図のエンコーダ部分１１をより詳し
く示したものである。エンコーダ本体１１Ｂは８ビット
の大カブロックＸを受け取り、９ビットの出力コードワ
ードＹを供給するが、その前に直並列コンバータＩＩＡ
があって、直列ビット・ストリームａ。を入カブロック
Ｘに変換する。
エンコーダの出力側には並直列コンバータＩＩＧがあっ
て、コードワードＹを直列ビット・ストリームｂｎに変
換する。
Ｅ−４．選択したブロック・コード用のエンコーダ及び
デコーダ 比率がｋ／ｎの（　ｎ　＋　ｋ　）ブロック・コード用
のエンコーダは、ｋ個の入力記号からなる各ブロックに
、ｎ個の出力記号のブロックを割り当てる。
非ブロック・コードではなくて（９．８）ブロック・コ
ードを使用する理由は、ブロック・コードに関連する工
冫フーダ及びデコーダのハードウェアが簡単になるため
である。これまでに設計された非線形２進（９，８）ブ
ロック・コードは、制約Ｇｏと工０を最小にする目的で
作られたものであった（前記の米国特許第４７０７８８
　１号明細書参照）。以下に、’ＧｏとＩｏの他にパラ
メータＧ１も最小にする、２つの最適（９．８）ブロッ
ク・コードの簡単なエンコーダ及びデコーダの実施例を
示す。３項数列（Ｇｏ＝　　Ｉｏ．Ｇ＋）を用いると、
これらのコードは（４，８．５）及び（４，４．９）で
表される。（９．８）ブロック・コードで得られる制約
Ｇ。＋Ｉ　ｏ　＋　Ｇ　１の最小合計は１５である。
あらゆる制約（Ｇｏ＝　　Ｉｏ−　Ｇｔ）のうちで、こ
の最小値が得られるのは、（４，６．５）と（４，５，
６）だけである。
Ｅ−５．（４，８．５）コード用のエンコーダ及びデコ
ーダ （４，８．５）コードのエンコータ及ヒデコーダの実施
例についてまず説明する。このエンコーダの設計は、次
のプール式を満たすすべての８項数列Ｙ　＝　（　Ｙ　
１−　Ｙ　２　−　．　．　．　−　Ｙ　ｓ　）εＢ９
を選択することから始まる。
（ｙｔ◆Ｙ２”Ｙ３）・（Ｙ２◆Ｙ３◆Ｙ４◆Ｙ５◆Ｙ
６）・（Ｙ３”Ｙ４”Ｙ６”Ｙ６＋Ｙ７）・（Ｙ４”Ｙ
５”Ｙ６”Ｙ７◆Ｙｅ）・（Ｙ７”Ｙ８”Ｙ９）　＝１
　　　　　　　　　　　　　　　（６）（Ｙ！◆Ｙ３＋
Ｙ５＋Ｙ７）・（Ｙ３◆Ｙ５◆Ｙ７◆Ｙｓ）・（Ｙ２”
Ｙ４”Ｙ８”Ｙ８）　＝１　　　　　　　　　　　　　
　　　　　　　　　　　　　（７）かつ Ｙ１・Ｙ２・Ｙ３”Ｙ２・Ｙ３・Ｙ４・Ｙ５・Ｙ６・Ｙ
７◆Ｙ３・Ｙ４・Ｙ５・Ｙ６・Ｙ７・Ｙｓ”Ｙｓ・Ｙ７
４ｅ４ｓ”Ｏ　　　　　　　　　　（８ａ）または Ｙ１・Ｙ２・Ｙ３・Ｙ４”Ｙ２・Ｙ３・Ｙ４・Ｙ５・Ｙ
６・Ｙ７◆Ｙ３・Ｙ４・Ｙ５・Ｙ６・Ｙ７・Ｙ８＋Ｙ７
・Ｙ８・Ｙｓ＝Ｏ　　　　　　　　　　（８ｂ）ここで
、式（６）、（７）、（８ａ）を使って２８３個のコー
ドワードのりストＬ１を作成し、式（６）、（７）、（
８ｂ）を使って２８３個のコードワードの別のりストＬ
２を作成する。式（６）によって、始めまたは終りに３
個以上のＯのある９項数列Ｙ１あるいは５個以上のＯが
連続する８項数列Ｙがすべて捨てられて、制約Ｇ。＝４
が満たされるようになる。式（７）によって、Ｙ１Ｙ３
Ｙ５Ｙ７Ｙ９及びＹ　２　Ｙ　４　Ｙ　ｓ　Ｙ　ａ内の
Ｏの連続長さ（ランレングス）が３までに制限されて、
Ｉｏ：８が保証される。最後に、式（８ａ）（または（
８ｂ））によって、始めに３個（４個）以上の１がある
、または終りに４個（３個）以上の１があるＹ１あるい
は６個以上の１が連続するＹがすべて除去されて、Ｇ１
＝５が保証される。Ｙ”　ＣＹ１−　Ｙ２−　．．．，
　Ｙｓ）εＬＩの場合，Ｙ′＝（Ｙｓ，　Ｙｅ＝　．．
．−　Ｙｓ）εＬ２が成立することに留意されたい。し
たがって、一方のリスト中のコードワードを逆にするこ
とにより、他方のリスト中のコードワードを簡単に得る
ことができる。ここに示した（４，６．５）ブロック・
コードは２５６個のコードワードを含んでおり、Ｌ２で
はなくＬ１の部分集合となるように任意に選択した。第
３Ａ図に、Ｌ１中の可能な２６３個のコードワードを、
１８Ｘ３２アレイ内の題印をつけた２６３個の位置で示
してある。その第ｉ行（　ｉ＝　Ｏ　ｒ１，．．．，１
５）と第ｊ列（ｊ＝０．　１，　．．．，　３１）の交
点にある第（ｔｔ　　ｊ）位置は、９項数列Ｙ　”　（
　Ｙ　１　，　Ｙ　２　−　．　．　．　，　Ｙ　ｓ　
）に対応する。ただし、Ｙ　ｓ　Ｙ　ａ　Ｙ　７　Ｙ　
ｅ及びＹ　ｓ　Ｙ　Ｉ　Ｙ　２　Ｙ　３　Ｙ　４は、そ
れぞれ１０進数ｉ及びｊの２進表現である。上記アレイ
の左半分はＹ　ｓ　”　Ｏに対応し、右半分はＹ５＝１
に対応することに留意されたい。一印をつけたＬ１（４
，６．５）中の位置は、ここに示す（４，　６．５）ブ
ロック・コード中でコードワードとして使用できない９
項数列を表す。
アレイＬｌ（４，８．５）から誘導できるブロック・コ
ードは多数あり、各コード中のコードワードを２５６個
の８ビット・バイトに割り当てる方法は２５６！通りあ
る。したがって、アレイＬ１（４，θ，５）に関連する
すべてのエンコーダ・マッピングの数は非常に大きい。
したがって、簡単なエンコーダ及びデコーダの実施例を
もたらすエンコーダ・マッピングを選ぶことが望ましい
。
すべてのエンコーダ入力バイトの空間Ｂ８は、９つの対
として互いに素な集合Ａｋ（ｋ＝１．２，．．．，９）
に分割される。第３Ｂ図に、部分集合Ａ，の諸要素を，
１８ＸＩＥ３アレイ内のｋ印をつけた位置で示してある
。その第ｉ行（　ｉ＝　Ｏ　＋１，．．．，１５）と第
ｊ列（Ｊ　＝Ｏｒ　１，．．−１５）の交点にある第（
ｉ，ｊ）位置はバイトＸ＝（Ｘｌ−　Ｘ２−　．．．，
　Ｘｓ）に対応する。ただし、Ｘ　ａ　Ｘ　７　Ｘ　ｅ
　Ｙ　ｓ及びＸ　ｉ　Ｘ　２　Ｘ　ａ　Ｘ　４は、それ
ぞれ１０進数ｉ及びｊの２進表現である。
同様に、第３Ｃ図にエンコーダ・マッピングのもとでの
Ａｋの像であるＤｋ（ｋ＝　１．２，，．．，９）の諸
要素は、１８Ｘ３２アレイ内のｋ印をつけた位置で示し
てある。その第ｉ行（　ｉ＝　０　＊１，．．．，１５
）と第ｊ列（ｊ＝ｏ，　１，　．．．，　３１）の交点
にある第（ＩＮ　Ｊ）位置は９項数列Ｙ＝　（Ｙｌ，　
Ｙ２．　．．．，Ｙｓ）に対応する。ただし、Ｙ　ｓ　
Ｙ　ｓ　Ｙ　７　Ｙ　ｒ，及びＹ　ｓ　Ｙ　１Ｙ　２　
Ｙ　３Ｙ　４は、それぞれ１０進数ｉ及びｊの２進表現
である。
Ｄ　（４，６．５）中の一のパターンは、コードワード
として使用できないすべての９項数列を示し、Ｌｌ（４
，８．５）中の一のパターンと同じである。ここに示し
た（４，　Ｅｌ，　　５）プロ，ツク・コード中でコー
ドワードとして使われない、Ｌｒ１中の７つの９項数列
は、Ｄ　（４，８．５）中の■印をつけた位置に対応す
る。区画Ａ１及びＤ１は次の通り．である。Ａ　Ｃ４，
６．５）中及びＤ（４，６，５）の右半分中の１のパタ
ーンが、Ｌｓ　（４，６，５）右半分中の■のパターン
と同じである。
他の部分集合Ａｋ（ｋ＝２．３，．．．，９）及びエン
コーダ・マッピングのもとでのその＆Ｄｋ（ｋ＝２．３
，．．．，９）は、必要な論理ゲートの数ができるだけ
少なくなるように同時に選ぶ。ｋ＝１以外の場合は、区
画ＡｋとＤｋの選択、及びＡｋとＤｋの一対一対応の選
択はどんな規則にも従わないことに留意されたい。
（４，ｅ，５）コードのエンコーダ及びデコーダの論理
式をそれぞれ第１表と第２表に示す。なお、これらの表
で使用している上線はプール代数における否定を表す。
エンコーダでは中間変数Ｖ１（ｉ＝１？　　２１　．．
．ｌ　　７）を、またデコーダでは中間変数Ｗ＋　（ｉ
”１，２，．．．，９）を使って、論理ゲートの数を減
らした。同じ目的で、区画の和集合として、エンコーダ
では超区画Ｓ＋（１＝？，２，．．．，９）を、またデ
コーダでは超区画Ｔ＋　（　１　＝　１　＋　　２　＋
　．．．ｔ　　６　）を導入した。デコーダは任意選択
でエラー・フラグＦを含み、これはデコーダ入力が違法
コードヮードのとき立てられる（すなわち、Ｆ＝１．）
。
Ｅ−６．制約合計の最小値 以下では、σは３つの制約すべての合計を表す。
σ＝Ｇｏ＋Ｉｏ＋Ｇｔ　　　　　　　　　　　　（９）
これまでに検出されたブロック・コードでは、σ＝１５
を得ている。（９．８）ブロック・コードで得られる最
小のびを見つけるため、奇数のすべての制約について、
自由に連結できる９項数列の最大数ｎ■エを求めた。（
９．８）ブロック・コード用のエンコーダで最小のびが
得られるのは、（４，５．６）と（４，６．５）だけで
ある。
Ｅ−７．（４，４．９）コード用のエンコーダ及びデコ
ーダ （４，４．９）　ブＣＩック・コードのエンコーダ及び
デコーダによる実施例は、前記の米国特許第４７０７６
８１号明細書で与えられた１つのプロック・フードに関
連するエンコーダ／デコーダの論理を修正することによ
って得られた。
出力コードワードの選択条件は、式（６）と次の２式で
与えられる。
（ＹＩ＋Ｙ３＋Ｙ５）・（Ｙ５＋Ｙ７＋Ｙ９）・（Ｙ２
＋Ｙ４＋Ｙ６）・（Ｙ４＋Ｙ６＋Ｙ８）＝１、　　　　
　　　　　　　　　（１０）かつ Ｙｔ・Ｙ２・Ｙａ４＋・Ｙｓ・Ｙｓ＋Ｙｓ４ｓ”Ｙ７４
ｅ・Ｙｓ”Ｏ　　　　　（Ｉｌａ）または Ｙ１Ｙ２・Ｙ３・Ｙ４・Ｙ５”Ｙ４・Ｙ５・Ｙ６・Ｙ７
・Ｙ８・Ｙ９＝０　　　　　　　（１ｌｂ）ここで、式
（６）、（１０）、（１１ａ）を使って、２５９個のコ
ードワードのりストＬ１を作成し、式（６）、（１０）
、（ｌｌｂ）を使って、２６９個のコードワードの別の
りストＬ２を作成する。式（６）と（１０）によって、
Ｇｏ＝４及びＩ　ｏ　：４が保証され、式＜Ｉｌａ）ま
たは（ｌｌｂ）によって０１＝９が保証される。Ｌ２中
のコードワードは、Ｌ．中のコードワードを逆にするこ
とにより、簡単に得ることができる。ここに示した（４
．４．９）ブロック・コードは２５６個のコードワード
を含んでおり、ＬＨの部分集合となるように任意に選択
した。
この場合も、第４図に、ＬＩ中の２５９個のコートワー
トを１８Ｘ３２７レイＬｘ　（４，４．９）内の■印を
つけた位置で示してある。
任意選択のエラー検出フラグＦを含む（４，４．８）コ
ードのエンコーダ及びデコーダの論理式を第３表及び第
４表に示す。フラグＦは、デコーダの入力が違法コード
ワードのとき立てられる。前記の米国特許第４７０７Ｅ
３８１号明細書におけるエンコーダ及びデコーダの区画
に関連する注記法を採用したことに留意されたい。コー
ドヮードの割当ては、エンコーダ及びデコーダの論理回
路による実施例が簡単になるように選んだ。
上記に示した２つのエンコーダ及びデコーダの実施例は
、最適の（９．８）ブロック・コードに対応するもので
ある。すなわち、制約Ｇ。、Ｉｏ１Ｇ１のどれをそれ以
上減少させても、他の制約が緩んでしまう。
Ｅ−８．有限状態エンコーダ 前節で論じたブロック・エンコーダは、情報シーケンス
をブロックに分解して、個別に処理するものである。次
に、有限状態マシーンである別のエンコーダについて説
明する。すなわち、このエンコーダでは、出力は現入力
だけでなく以前のコード化入力にも依存する。このエン
コーダを用いると、連続長さがさらに短縮できる。この
有限状態マシーンと一緒に使用するデコーダは、有限状
態マシーンである必要はなく、ブロック・デコーダでよ
い。
Ｅ−９．（４，６．４）コード用のエンコーダ及びデコ
ーダ （４，６．４）コード用のエンコーダは有限状態マシー
ンであり、そのエンコーダ状態は先行コードワードの最
終ビットとして定義される。上記で論じたデコーダと同
様に、（４，６．４）コードに関連するデコーダは、そ
の入力端のあらゆる９ビット・ブロックを８ビットのブ
ロックにマップするブロック・デコーダとして実施する
ことができる。（４，８．４）コードは、上記のブロッ
ク・コードより性能がよい。すなわち、Ｇｏ＝４、Ｇ！
＝４、σ＝１４を得ることができ、しかもなおそのエン
コーダ及びデコーダの実施態様は、ブロック・コード用
のものとほとんど同じくらい簡単である。
次に，（４，８．４）コード及びそのエンコーダ及びデ
コーダによる実施例について説明する。
式（６）、（７）及び次式を満たすすべてのθ項数列Ｙ
＝　（Ｙｌ−　Ｙ２−　１＋１３　Ｙｓ）　　Ｂ９を選
択することにより、２３０個のコードワードのりストＬ
が得られる。
Ｙ１・Ｙ２・Ｙ３＋Ｙ２・Ｙ３・Ｙ４・Ｙ５・ｙ６＋ｙ
３・Ｙ４・Ｙ５・Ｙ６・Ｙ　７　＋Ｙ４・Ｙ５・Ｙ６・
Ｙ７・Ｙ８＋Ｙ７・Ｙ８・Ｙ９＝０（１２）式（６）と
（７）によって、Ｇｏ＝４及びＩ　ｏ　＝　６が保証さ
れ、式（１２）によって０１＝４が保証される。
リストＬ中のコードワードは、始めに３個以上のＯまた
は１がとない。しかし先行コードワードの最終ビットＺ
がわかっている場合、次のコードワードはＺ＝１ならば
始めに３個または４個の０、Ｚ＝０ならば３個または４
個の１がくることがある。
始めに３個または４個のＯがくる式（７）、（１２）に
反しない２進９項数列は２６通りあり、式（６）の（Ｙ
ｓ　十Ｙ２＋Ｙ３）を（Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＋Ｙ５
）で置換して修正した式を用いると、コードワードの始
めに３個またはせいぜい４個のＯがくることができるよ
うになる。同様に、初めに３個または４個の１がくるが
式（６），　（７）に反しない２進９項数列は３５通り
あり、式（１２）の（Ｙ１・Ｙ２・Ｙ　３　）を（Ｙ１
・Ｙ２・Ｙ３・Ｙ４・Ｙｓ）で置換して修正した式を用
いると、コードワードの始めに３個またはせいぜい４個
の１がくることができるようになる。
第５Ａ図に、リストＬ中の２３０個のコードワード、ｚ
＝１に従う２６個のコードワード、及びＺ＝０に従う３
５通りの２進９項数列を、それぞれ１６Ｘ３２アレイ内
のー、１、Ｏに印をつけた位置で示してある。第５Ａ図
では、第３Ａ図のアレイ位置と９項数列の対応関係に関
する定義が適用される。Ｌ　（４．６．４）中の　のパ
ターンは、コードワードとして使用できないすべての９
項数列を表す。２５６人カバイトの空間Ｂ８は、１３個
の対として互いに素な集合Ａｋ（ｋ＝１．２，．．．ｔ
　９，ａｓ　　ｂｌ　　Ｃｔ　　ｄ）に分割される。
ただし、添字ｋには１６進数である。
第５Ｂ図に、部分集合Ａｋ（ｋ＝１．２，　．，．，ｄ
）の諸要素を、１８Ｘ１６アレイ内のｋ印をつけた位置
で示してある。第５Ｂ図では、第３Ｂ図のアレイ位置と
８項数列の対応関係に関する定義が適用される。Ａ　（
４，８．４）中のｋ（ｋ＝１．２＋　．．．ｔ　Ｌ　　
ａｔ　　ｂ）印のついた２３０バイトが、エンコーダ状
態Ｚの如何にかかわらず、Ｌ（４，８．４）中の閣印の
ついた２３０通りの２進９項数列にマップされる。ここ
で、Ａｋ（ｋ＝１．２，．，．，ｂ）の像はＤｋ（ｋ＝
　１．２．．．．，ｂ）である。Ａ　（４，８．４）中
のＣ及びｄ印のついた残りの２６バイトは、Ｚ＝１の場
合はＬ（４，６．４）中のｌの印のついた２６個のコー
ドワードに、そうでない場合はＬ　（４．８．４）中の
Ｏの印のついた３５通りの２進８項数列のうちから選ば
れた２６個のコードワードにマップされる。
第５Ｃ図に、Ｄ＊（ｋ＝１．２，．．．，ｂ）の諸要素
を、１６Ｘ３２アレイ内のｋ印をつけた位置で示してあ
る。第５Ｃ図では、第３Ｃ図のアレイ位置と９項数列の
対応関係に関する定義が適用される。Ａｋ（　ｋ　＝　
ｃ　ｔ　　ｄ　）中の２６バイトの像は、エンコーダ状
態Ｚに依存し、上記アレイ内のＣ及びｄの印のついた位
置によって指定される。Ｄ（４，８．４）中の一のパタ
ーンは、コードワードとして使わないすべての９項数列
を表し、Ｌ（４，６．４）中のＯの印のついた未使用の
３５−２６＝９個の９項数列の他に、Ｌ　（４，８．４
）中の一パターンも含んでいる。
第６図（第６Ａ図と第６Ｂ図からなる）に（４，６，４
）エンコーダ及びデコーダの構造を示す。
エンコーダ論理回路１９は、ビットＸ　１１　Ｘ２ｔ　
＋＋＋ＩＸｅ用の８個の入力とビットＹｓ，Ｙ２、．．
．、Ｙ９用の９個の出力の他に、１個の追加人力２を備
え、これは遅延要素２１を介してビット出力Ｙ９に接続
されている。この遅延要素は、バイト・クロツクの周期
に一致する時間遅延を表す。前の出力コードワードの最
終ビットに応じて、１つの入力ビット・ブロックＸが異
なる２つの出力コードワードＹに変換されることがある
。
デコーダは、有限状態マシーン（順次デコーダ）でなく
てもよい。コードワードＹを８ビット・ブロックＸに直
接変換する、通常のブロック・デコーダ２３で充分であ
る。ただし、エラー検出論理回路２５には、遅延要素２
７を介して前のコードワードの最終ビットＹ９を受け取
る、追加入力端２が必要である。
エンコーダとデコーダの論理式をそれぞれ第５表及び第
６表に示す。これらの論理方程式を実施する論理ゲート
・アレイは、それぞれ第６Ａ図及び第６Ｂ図のエンコー
ダ論理回路１９、デコーダ論理回路２３とエラー検出論
理回路２５に含まれている。エンコーダには中間変数Ｖ
ｌ（ｉ＝１．２，．．．，２２）　、デコーダには中間
変数Ｗｉ（ｉ＝１．２，．．．．１７）を使って、論理
ゲートの数を減らした。デコーダの入力が違法コードワ
ードであるときに立てられる任意選択のエラー・フラグ
Ｆが設けてある。
Ｅ−１０．論理式の表 第１表ないし第６表は、本発明の異なる３つの実施態様
のエンコーダ論理式とデコーダ論理式を示す表である。
エンコーダの論 区画 Ｐ．＝Ｖ．−Ｖ２１Ｖ３−Ｖ４−Ｖ５−Ｖ．Ｐ２：Ｐ１
・Ｘ３・ｘ４・（ｘ１＋Ｘ２）Ｐ３＝Ｐ１・Ｘ２・ｘ４
・（×１＋×３）Ｐ４・Ｐｌ−Ｐ２・Ｐ３・ｖ１・ｖ２ ｐ５”ｖｌ”ｖ７ Ｐ６＝ｖ１・ｖ７ Ｐ７：ｖ２・Ｖ３・ｘ５ Ｐ８＝ｖ２・ｖ４・×５ Ｐ９＝Ｖ２・（Ｐ＝ｂＪ 表１（４．６５） 変数 ＶＩ”ＸＩ”Ｘ２”Ｘ３ Ｖ２＝Ｘ．−荒Ｆし ｖ３：×６＋Ｘ７＋ｘ８ Ｖ４＝ＸＦ亙ＡＦ石 Ｖ５＝Ｘ２＋Ｘ４＋Ｘ５＋Ｘ７ １７ｅ＝石刀『αＦ肩パＦあ丁 ｖ７＝（Ｘ６＋ｘ８）・ｖ４ 超区画 Ｓ１＝Ｐ５◆Ｐ．＝Ｖ． Ｓ２＝Ｐ５＋Ｐ７ Ｓ３＝Ｐ１＋Ｓ２ Ｓ４＝Ｐ２＋Ｐ８＋Ｓ３ Ｓｓ”Ｐｅ”Ｐｅ”Ｐｓ Ｓ６”Ｐ１”Ｐ２ Ｓ７＝Ｐ２＋Ｐ３ ＳＩＩ”Ｐ４”Ｐ９ Ｓ９−Ｐ７”ＳＩ エンコーダ出力 Ｙ１＝Ｐ３・Ｘ１＋Ｐ４・ｘ８＋Ｐ９＋Ｓｌ＋Ｓ６・ｘ
ＩＹ２”Ｐａ・Ｘａ”Ｐ＋　”Ｘ５’Ｘ６”Ｐ８”Ｓ６
”Ｘ２”Ｓ９”Ｘ４Ｙａ”Ｐｔ・Ｘａ”Ｐ７＋Ｓ７＋Ｓ
６ Ｙ４＝Ｐ１・ム＋Ｐ８・ｘ４＋Ｓ２＋Ｓ８Ｙｓ”ＰＩ Ｙｓ”Ｐ３”Ｐ４＋Ｐｅ”Ｐａ・Ｘｓ”Ｓａ”ＸｓＹ７
＝Ｐ２・ｘ６＋Ｐ３・（ｘ５＋ｘ６・×８〉＋Ｐ４・ｘ
４＋Ｓ３・ｘ６＋Ｓ５・ｘ５Ｙ８＝Ｐ４・（Ｘ１・ｘ３
＋ｘ２）＋Ｐ６・ｘ７・ｘ８＋Ｐ９・ｘ４＋Ｓ４・ｘ７
＋Ｓ７・Ｘ６Ｙ９＝Ｐ２・ｘ５＋Ｐ３・ｘ８＋Ｐ４・Ｘ
１＋Ｐ６・累Ｆ石＋Ｐ９＋３４・ｘ８表２（４　６ 変数 ｖ１＝Ｙ４・Ｙ５ ｖ２＝ｙ４−ｙ５ ｖ３＝Ｙ３・Ｙ６ Ｖ４＝Ｙｌ−Ｙ３ ｖｓ＝ｙ３−Ｙ６ ｖ．＝ｙ．−ｙ５ ｖ７＝ＹＦ石 Ｗ８＝Ｙ７−Ｙ８ Ｗ９＝Ｙ７−Ｙ９ ５）デコーダの論 区画 Ｑ１”Ｙｓ ロ２＝ｖ１・ｖ５ も＝Ｗｔ・ｖ３ Ｑ４＝ｌＪ２・Ｖ３ Ｑ５”Ｗ２・Ｗ４ ａ６＝ｖ，　−Ｖ４ ０７＝ｌｌｌ６・Ｗ５・Ｙ４ ｑ８＝ｗＧ−ｙ３ ０９＝リ２・Ｗ５・Ｙ１ 超区画 Ｔ１”ＱＩ”Ｑ２ Ｔ２”Ｑ７＋ｃｌ８”Ｑ９ Ｔ３−Ｑ１”０５”Ｑ７ Ｔ４”Ｑ８”７３ Ｔ５＝０６＋ＱＢ＋Ｑ９ Ｔｓ”Ｑ５川６＋Ｑ７ デコーダ出力 Ｘｓ”Ｑ３・Ｙ１”ＱｃＹｓ”Ｔｔ　・Ｙｓ”Ｔ２ｘ２
−Ｑ４・百７ｈ＋Ｔ１・Ｙ２◆Ｔ２×３：Ｏｌ−Ｙ３川
２＋０３・ｖ２＋Ｑ４・ｗ７◆Ｔ２×４：０１・Ｙ４＋
Ｑ２＋０４・Ｙ７＋０８・Ｙ４＋０９・Ｙ８やＴ６・Ｙ
２Ｘ５”Ｑ２　・（Ｙ７＋Ｙ９）　＋０　３・（Ｖｓ＋
Ｗｓ）＋０４　・（Ｙ＋”Ｙ２）＋Ｔ３　・Ｙｓ”Ｔｓ
・Ｙ７Ｘ６＝（０２十Ｔ３）・Ｙ７＋Ｑ３・ｙ８＋ｏ４
・Ｙｌ＋Ｑ６・リ７＋０８・Ｙｓ”Ｑｓ・Ｙ７ｘ７＝０
２・Ｖ８＋Ｑ３・ｖ９＋０４・Ｙ１川６・（Ｙ８＋ｖ７
）◆Ｑ９・Ｙ７＋Ｔ４・Ｙ８Ｘｓ＝０２・ＩＪｓ”（Ｑ
３＋ＴＪ　・Ｙｓ”ＱｃＹ＋”（ｌｅ’ｌＪ７”Ｑｓ・
Ｙ７エラー検出フラグ Ｆ＝（Ｙｔ＋Ｙ２＋Ｙａ）・百Ｗ７石・（Ｙ７＋Ｙｅ＋
Ｙ９）・五１アＹν石・（Ｙ２◆Ｙ４◆Ｙ６”Ｙ８）・
（Ｙ　ｓ　・石Ａ７ＩＦＧ］五ｎ訂＋Ｙｓ　・（Ｙ　１
”Ｙａ　”Ｙ７）　・（Ｙｓ　”Ｙ７”Ｙ３　）　・（
Ｙ１＋Ｙ３＋Ｙ４＋Ｙ６）・（Ｙ１＋Ｙ３＋Ｙ４＋Ｙ６
＋Ｙ９）・（Ｙ４＋Ｙ６＋Ｙ７＋Ｙ８〉｝表３（４　４ 数 ｖ１＝ｘ１・ｘ２・Ｘ３・Ｘ４・Ｘ５ ｖ２＝ｘ５・×６・Ｘ７・Ｘ８ Ｖ３＝Ｘ４＋Ｖ２ Ｖ．＝Ｘ，−Ｖ２ ９）エンコーダの論 区画 Ｈ＝（Ｘ２＋ｖ５）・（Ｘ７＋Ｖ６）・（Ｘ４＋ｘ５＋
ｘ２・ｘ７）・ｖ１・ｖ３・ｖ４ ｕ＝ｘ，ｖ，ｖ． Ｔｘ＝Ｖｔ・Ｖｓ　　　　　　Ｔｚ”Ｖ３・ＶｓＶ５”
ＸＩ”Ｘ３ Ｖｓ＝Ｘｅ＋Ｘｅ ＭＩ：Ｍ＋ｖ５・ｘ４・Ｔ１ Ｎ！＝Ｈ−ｖ５・Ｘ４・■ Ｒ１＝ｌｌｔ−Ｖ５−Ｘ２ Ｓ！＝Ｒ−ｖ５・Ｘ２ エンコーダ出力 Ｙ＋＝Ｍ１Ｘｔ＋Ｈｔ・Ｘ１＋Ｒ１＋Ｓ１・Ｘ４＋Ｔ１
＋ＨＹ２”Ｍｔ・Ｘ２”Ｒｔ＋Ｓ＋”Ｔ＋”ＨＹ３二Ｍ
１・ｘ３十Ｎ！・Ｘ３＋Ｒ１＋Ｓ１・ｘ４＋Ｔ１◆ＨＹ
４＝Ｍ１ｘ４＋Ｎ！・ｘ２＋Ｒ１・Ｘ４＋Ｓ！・α５＋
Ｓ２）＋ＨＹ５”Ｍ Ｙ６＝Ｍ２・ｘ５＋Ｎ２・ｘ７＋Ｒ２・ｘ５＋Ｓ２・α
４＋Ｓ１）Ｙ７＝Ｈ２・ｘ６＋Ｈ２・ｘ６＋Ｒ２＋Ｓ２
・ｘ５＋Ｔ２＋Ｈ−ｘ３Ｙ８＝Ｍ２・ｘ７＋Ｒ２＋Ｓ２
＋Ｔ２ Ｙ９＝Ｍ２・Ｘ８＋Ｎ２・ｘ８＋Ｒ２＋Ｓ２・ｘ５◆Ｔ
２＋Ｈ−ｘ１表４（４　　４　　９）デコーダの論理式
変数 ｖ１＝Ｙ１・Ｙ２・Ｙ３ Ｗ２：ＩＪ１−Ｙ４ Ｗ３”Ｙ７”Ｙｅ・Ｙｓ Ｍ１＝Ｙ５＋Ｗ５ Ｈｔ４−Ｙｚ Ｒ１＝Ｈ１・ｖ１ｖ７ 区画 Ｍ２：Ｍ＋ｖ６・Ｘ５・Ｔ２・Ｈ Ｎ２：Ｈ−ｖ６・Ｘ５ Ｒ２＝Ｈ−ｖ６・ｘ７ Ｓ２＝Ｈ−ｖ６・Ｘ７ Ｍ２＝Ｙ５◆Ｖ６ Ｎ２司２・Ｙ８ Ｒ２−ｋｉｃｋｓ Ｖ＋”Ｖ３・Ｙｓ　　　　　　　　Ｔｌ”ＭｒＶ１Ｙ４
・Ｌ　　Ｔ２：Ｌ＋”Ｖ３４Ｗｓ＝Ｙ４・Ｙｓ・Ｙｓ　
　　　　　Ｓｘ４−Ｙ２’直石Ｓ２”ｌ’ｌ２・Ｙａ・
直看ｖ６＝Ｙ６・Ｙ２・Ｙ４＋ｗ４・（Ｙ２・Ｙ４＋ｗ
２）Ｈ＝Ｒ，・ｖ２・Ｙ６ｖ７＝Ｙ４・Ｙ６＋ｗ４＋Ｙ
６・Ｙ８・存看ｖ８＝Ｙ６＋ｗ２＋Ｙ４・Ｙ２・ＹＦ石
デコーダ出力 Ｘ１”Ｍｘ・Ｙ１”ＮｒＹ＋＋Ｔ＋＋Ｈ−ＹｓＸ２”Ｍ
１・Ｙ２＋Ｈｌ−Ｙ４＋Ｒ１＋ＴＩｘ３＝Ｍ１・Ｙ３＋
Ｎ１・Ｙ３＋Ｔ１＋Ｈ−Ｙ７Ｘ４”ＭＩ・Ｙ４◆Ｒ１・
Ｙ４＋Ｔｔ”Ｓ＋・Ｙ３Ｘａ＝Ｍ＋・Ｙｓ＋Ｒ２・Ｙｓ
＋Ｔ２”Ｓ２・Ｙ７４Ｘ６＝Ｍ２・Ｙ７”Ｎ２・Ｙｙ＋
Ｔ２４Ｘ７＝Ｍ２・Ｙ８十８２・Ｙｓ＋Ｒ２＋Ｔ２＋Ｈ
Ｘ８＝Ｍ２・Ｙ９−Ｎ２・Ｙ９”Ｔ２＋Ｈエラー検出フ
ラグ Ｆ＝Ｙ５・（Ｙ１＋Ｙ２＋Ｙ３）・（Ｙ４＋Ｙ６＋Ｙ２
・Ｙ８）・（Ｙ７＋Ｙ８＋Ｙ９）・ｖ４・好看＋Ｙ５・
（Ｙ１＋Ｙ３）・（Ｙ７＋Ｙ９）・（Ｙ４＋Ｙ６＋Ｙ２
・ｖ３＋ｖＩ−Ｙ８）？ンコーダの論 区画 Ｐｓ”Ｖ１ｓ”Ｖ４・Ｖ２ｏ ３’９”ｖｌ９・Ｖ２０ Ｐ１０”Ｖ３゜ＶｖＶ１７＋Ｖｔｅ４ｓｏ°ｘ８ＰＩ　
ｌ”Ｖ４”Ｖ３ Ｐ１■：ｖ１３・（ｖ１７・ｖ６＋Ｖ１８・ｖ１０）Ｐ
＋ａ”Ｖ＋ｓ・Ｖｓ ？（４６４） 変数 Ｖ１”Ｘ１”Ｘ２　　　　Ｐ１＝Ｖ７・Ｖｔｔ・ｖｔ４
Ｖ２＝Ｖ１”Ｘａ　　　　Ｐ２”Ｖ１４゜Ｖｌｌｖ３＝
ｘＧ＋ｘ７＋Ｘ８Ｐ３＝ｖ５・ｖ１５Ｖ＋４７荒訃ＧＰ
４”Ｖｔｓ”Ｖｓ Ｖｓ＝Ｘｅ’Ｘ；”Ｘ’；　　Ｐ５４ｒＶｔ５ｖ６＝ｘ
５＋ｘ７Ｐ６＝ｖ１■・？石 ｖ７＝ｖ６＋ｘ２＋ｘ４Ｐ７”Ｖ７”ＶＩ４Ｖ．＝Ｘ．
−翫 Ｖ９＝Ｘ．−履 ｖ１ｏ＝ｘ７＋ｖ９ ｖ口＝（ｖ８＋ｖ９）・Ｃκ２＋ｖ８＋×５）・（ｖ１
ｏ＋Ｘ４）ｖＩ２：ｖ２・ｖ４ ＶＩ３：Ｖ３”Ｖ５ Ｖ１４”Ｖ１２”Ｖｌ３ Ｖ　ｒ　ｓ”Ｖ６・ｖ１■ Ｖ＋ｓ＝ＶｃＶｔ３ ｖ１■：Ｖ２”Ｘ４ ｖ１８＝Ｖ２・×４ Ｖ１９”Ｖ３°ｖ１ ｖ２ｏ＝ｘ２・（Ｘ３＋×４） ｖ２！：×４＋×３・Ｘ５ ｖ２２＝ｘ４＋Ｘ３・ｘ５ 超区画 Ｓ１”ＰＬ”Ｐ２ Ｓ２”Ｓ１”Ｐ３”Ｐ８ Ｓ３”ＳＩ”Ｐ４”Ｐｌ２ Ｓ４”Ｓ３＋ＰＩ３ Ｓ５”Ｐ９十Ｐ１１ Ｓ６”Ｐ１２”ＰＩ３ Ｓ７”Ｐ６”Ｐ７ Ｓ８＝Ｐ３＋Ｐθ エンコーダ出力 Ｙ１＝Ｓ２・ＸＩ＋Ｐ４・×４十Ｐ５・（ｘ１＋ｘ３）
十Ｐ６・Ｘ８十Ｐ７・×１＋Ｓ５・ｘ５＋Ｐ１ｏ−ｘ３
◆Ｓ６・ＺＹ２＝Ｓ２・ｘ２＋Ｐ５・Ｘ２＋Ｐ６・ｘ６
＋Ｐ７・Ｘ３＋Ｓ５・ｖ２１＋Ｐ１ｏ−Ｘ４＋Ｓ６・Ｚ
Ｙ３＝Ｓ２　−ｘ３＋ｐ４＋Ｐ５　−Ｖ　１２”Ｐ６　
・Ｘ６＋Ｐ７＋Ｐ９　・ｖ２２＋Ｐ　１０　−Ｘ３＋ｐ
　ｔ　ｔ　・Ｘｓ”Ｓｓ　・ＺＹ４”Ｓ２　・Ｘ４＋Ｐ
４”Ｐ５　・Ｘ４”Ｐｓ　・Ｘｓ”Ｐ　ｔ　ｏ”Ｐ　１
ｔ　’　Ｖ２２”Ｐ　１　２Ｘ４”Ｐ　１３　・ＺＹ５
”ＰＬ”Ｐ１２・Ｚ”Ｐ　ｌ　３・ＺＹ６＝Ｓ３・Ｘ５
＋Ｐ３＋Ｐ５＋Ｐ７・ｘ６＋Ｐ９４−Ｐ１３・Ｘ４Ｙ７
−ｓａ’Ｘｅ”Ｓａ＋Ｐ６＋Ｓ５＋Ｐ１３Ｙｅ＝Ｓ＋”
Ｘ７”Ｐｓ・Ｘｓ”Ｓ５”Ｓ７”Ｐ　ｔｏ　’ＸｓＹ９
：Ｓ４・Ｘ８＋Ｓ８・ｘ５＋Ｐ５＋Ｐ７・ｘ８＋Ｐ１ｏ
−ｘ６表８　（４，　８．　４）デコーダの論理式変数
　　　　　　　　　区画 Ｗｔ＝ＹＦｕＦ５Ｑｔ＝’ｆ５・Ｖｌ ｖ２＝Ｙ５・リＩ　　　　　　　　　　Ｑ２＝ｖ１ｏ−
Ｙ６◆ｖ６・（Ｙ８・ｖｌ２＋ｖ５・Ｙ８）ｖ３＝Ｙ６
・Ｙ７Ｑ３：ｖ２◆Ｙ８●ｖ３◆Ｖ４◆Ｙ１２ｖ４＝Ｙ
３・Ｙ４Ｑ４＝Ｙ５・Ｙ２・ｖ４・Ｗ３ｖ５＝ｙ２゜Ｙ
ａ　　　　　Ｑ５”Ｖ２゜Ｙ７°ｖ４゜Ｗｔａｖ６＝Ｙ
４・ｖ３０６＝Ｙ５・ｖ８・（Ｙ；・看ＦＧ＋Ｙ１ｖ９
）ｖ７＝Ｙ７・Ｙ６Ｑ７＝ｖ２・Ｙ４・Ｙ７・ｖ１３ｖ
８＝Ｙ８・ｖ７Ｑ８＝ｖ２・ｖ１２●Ｙ８・ｖ７●Ｖ５
ｖｓ＝Ｙ２・Ｙ３ａ９＝ｖ２−ｙ４−ｙ８−ｖ３Ｖ＋ｏ
”Ｙｔ”Ｙ２”Ｗ＋　　　Ｑｘｏ”Ｙｓ・Ｙｓ’Ｙ７’
（Ｙａ・Ｙ＋”Ｗ＋０）ｖ１１＝Ｙ２＋Ｙ３Ｑ１１＝Ｙ
５・ｖ８・（Ｙ１・Ｙ２・Ｙ３＋Ｙ１・Ｙ３・Ｙ４）ｖ
１２：Ｙｌ１＋ＹＩＱ１２＝Ｙ５・習１ｖｌ３：Ｙ６６
Ｙ９　　　　　ロ！３：Ｙ５°ｖ１２”Ｙ５°ｖ１ｖ１
４＝Ｙ４＋Ｙ６ １１１１５”Ｙ３”Ｙ７ ？区画 ＴＩ”Ｑ１”Ｑ２ Ｔ２（＋３”Ｑ８ Ｔ３＝ＴＩ＋７２ Ｔ４＝０４＋Ｑｔｔ”Ｑ１３ Ｔ５＝ＴＩ”Ｑ４”Ｑ１■ Ｔ６”Ｑ９”Ｑｌｌ Ｔ７＝Ｑｓ＋Ｑｔｏ Ｔｓ＝Ｑａ”Ｑｓ Ｔ９＝Ｔ５＋Ｑ１３ Ｖ＋６”Ｖｔ＋”Ｙａ ｗｌ７”ｖｌ”ｙ４ デコーダ出力 Ｘｌ”Ｔ３°Ｙ１”Ｔ４”０５°Ｙｖｖ１１十０７″″
Ｙ１°Ｑ９Ｘ２＝（Ｔ３＋０５〉・Ｙ２＋７４ ｘ３＝Ｔ３・Ｙ３＋Ｔ４＋０５・ｖ１１＋Ｑ７・Ｙ２◆
Ｑ９・ｖ５＋Ｑ１ｏ−ＹＩＸ４＝（Ｔ３＋Ｑ１２〉・Ｙ
４＋０４・Ｙｉ＋Ｑ５・Ｙ４＋０９・ｌｌ１９＋Ｑ１ｏ
−Ｙ２＋Ｑ１１Ｙ２・Ｙ４＋Ｑｌ３・Ｙ６Ｘｓ”Ｔｓ・
Ｙ６”Ｔ２・Ｙ９十Ｔ７・Ｙｅ”Ｏｓ・Ｙ４”Ｔ６・Ｙ
１＋ＱＩ３Ｘ６”Ｔ５°Ｙ７＋Ｔ８＋０６ｌｌＹ３＋Ｑ
７°Ｙ６＋ＱｌＯｌｌＹｓ十０１３Ｘ７”Ｔｓ・Ｙｅ”
Ｔｏ＋Ｑ＋ｏ−ＹｓＸａ”Ｔｓ・Ｙｓ”Ｔｓ”Ｑｅ・Ｙ
＋＋Ｑ７・Ｙｓエラー検出フラグ Ｆ＝（Ｙ７　＋Ｙｓ”Ｙｓ　）　・五ＷＦ石・（Ｙ２”
Ｗ　，ｓ）　・（Ｚ”Ｗ　１２）　・Ｃｌ”ｄ　１）　
・（Ｙｓ　・Ｗ　ｌ　７　・石τｑｉ−石７Ｇ−（Ｗ４
＋Ｗａ）　・（Ｓｒ！＋Ｙ７）　＋Ｙｓ　・（Ｗ　１２
＋Ｙ４）　・（ＹＩ＋ｖ１５）・（Ｙ９＋ｖ１５）・（
ｖ１２＋Ｙ７）・（ｖ１１＋Ｖ１４）・（ｖｌ４＋ｖ，
５）・（Ｙ７”Ｗｔｓ）　”　（Ｖ＋”Ｗ＋ｓ）　”　
（Ｗｘｔ＋ｌｉｒ；Ｙ’；））Ｆ．発明の効果 本発明により、データ・シーケンスの前にくるタイミン
グ・プレアンプルを認識するのに要する時間を短縮でき
、またその区別をより確実にする効果が得られる。
【図面の簡単な説明】
第１図は、タイミング・プレアンプルを含む記憶された
データ・シーケンスの構造の概略図である。 第２Ａ図は、本発明が適用されるシステムの構成図であ
る。 ｉ２Ｂ図は、第２Ａ図のシステムのエンコーダ部分のよ
り詳細な構成図である。 第３Ａ図、第３Ｂ図、及び第３Ｃ図は、それぞれある特
定のコードについて、すべての９ビット・ワードを含む
行列中における潜在的に可能なすべてのコードワードの
事前選択を示すパターンと、エンコーダの入力ワードと
出力ワードの間の割当てを容易にするために、可能なす
べての８ビット入カワードの行列を９つの部分集合に分
ける区分と入力部分集合と出力部分集合の間の割当てを
示す図である。 第４図は、別のコードについて、すべての９ビット・ワ
ードを含む行列中における、潜在的に可能なすべてのコ
ードワードの事前選択を示すパターンを示す図である。 第５Ａ図、第５Ｂ図、及び第５Ｃ図は、さらに別のコー
ドについて、第３Ａ図、第３Ｂ図、及び第３Ｃ図と類似
の選択及び割当てを示す図である。 第６Ａ図と第６Ｂ図は、第５Ａ図、第５Ｂ図、及び第５
Ｃ図の選択行列及び割当て行列で表される本発明の実施
態様の、有限状態エンコーダ及びデコーダの構成図であ
る。 出願人　　インターナシロナル・ビジネス・マシーンズ
●コーボレーシｅン 代理人　　弁理士　　山　　本　　仁　　朗（外１名） −　ｅ％Ｊ　Ｎ”）ずのΦトωの

Claims (13)

    【特許請求の範囲】
  1. （１）それぞれ第１の所与の数のビットを含むブロック
    に区分されている２進データを、それぞれ第２の所与の
    数のビットを含むコードワードにコード化する方法であ
    って、 ２進データを受け取るステップ、及び 固定長コードワードのシーケンスを生成するステップを
    含み、 上記シーケンスがせいぜい第１の予め選択した数（Ｇ＿
    ０）の連続する０を含み、 上記シーケンスが奇数ビット位置のみからなるものと偶
    数ビット位置のみからなるものの２つの部分シーケンス
    を含み、上記の各部分シーケンスがせいぜい第２の予め
    選定した数（Ｉ＿０）の連続する０を含み、 上記シーケンスがさらに、せいぜい第３の予め選定した
    数（Ｇ＿１）の連続する１を含み、上記第３の予め選定
    した数（Ｇ＿１）が１０未満である コード化方法。
  2. （２）可能なすべての９ビット・ワードの集合Ｙ＝（Ｙ
    ＿１、Ｙ＿２、、、、、Ｙ＿９）から、論理条件▲数式
    、化学式、表等があります▼ 及び ▲数式、化学式、表等があります▼ を満たす潜在的に可能な２６３個のコードワードからな
    る完全部分集合（Ｌ＿１）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の２５６個のコードワードからなる部分的部分集合
    を選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な２５６個の８ビット・データ・ブロックの１つを
    割り当てるステップと、 コード化のため、各データ・ブロックを割り当てられた
    コードワードで置換して、その結果得られるコードワー
    ドのシーケンスについて、上記第１の予め選定した数（
    Ｇ＿０）が４、上記第２の予め選定した数（Ｉ＿０）が
    ６、上記第３の予め選定した数（Ｇ＿１）が５になるよ
    うにするステップとを含む、区分によってそれから８ビ
    ットのデータ・ブロックが形成されたデータを、９ビッ
    トのコードワードにコード化するための、請求項１に記
    載の方法。
  3. （３）可能なすべての９ビット・ワードの集合Ｙ＝（Ｙ
    ＿１、Ｙ＿２、、、、、Ｙ＿９）から、論理条件▲数式
    、化学式、表等があります▼　　　　　　　　　　　　 及び ▲数式、化学式、表等があります▼ を満たす潜在的に可能な２６３個のコードワードからな
    る完全部分集合（Ｌ＿２）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の２５６個のコードワードからなる部分的部分集合
    を選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な２５６個の８ビット・データ・ブロックの１つを
    割り当てるステップと、 コード化のため、各データ・ブロックを割り当てられた
    コードワードで置換して、その結果得られるコードワー
    ドのシーケンスについて、上記第１の予め選定した数（
    Ｇ＿０）が４、上記第２の予め選定した数（Ｉ＿０）が
    ６、上記第３の予め選定した数（Ｇ＿１）が５になるよ
    うにするステップとを含む、区分によってそれから８ビ
    ットのデータ・ブロックが形成されたデータを、９ビッ
    トのコードワードにコード化するための、請求項１に記
    載の方法。
  4. （４）可能なすべての９ビット・ワードの集合Ｙ＝（Ｙ
    ＿１、Ｙ＿２、、、、、Ｙ＿９）から、論理条件▲数式
    、化学式、表等があります▼及び ▲数式、化学式、表等があります▼ を満たす潜在的に可能な２５９個のコードワードからな
    る完全部分集合（Ｌ＿１）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の２５６個のコードワードからなる部分的部分集合
    を選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な２５６個の８ビット・データ・ブロックの１つを
    割り当てるステップと、 コード化のため、各データ・ブロックを割り当てられた
    コードワードで置換して、その結果得られるコードワー
    ドのシーケンスについて、上記第１の予め選定した数（
    Ｇ＿０）が４、上記第２の予め選定した数（Ｉ＿０）が
    ４、上記第３の予め選定した数（Ｇ＿１）が９になるよ
    うにするステップとを含む、区分によってそれから８ビ
    ットのデータ・ブロックが形成されたデータを、９ビッ
    トのコードワードにコード化するための、請求項１に記
    載の方法。
  5. （５）可能なすべての９ビット・ワードの集合Ｙ＝（Ｙ
    ＿１、Ｙ＿２、、、、、Ｙ＿９）から、論理１、及び▲
    数式、化学式、表等があります▼ を満たす潜在的に可能な２５９個のコードワードからな
    る完全部分集合（Ｌ＿２）を選択するステップと、 潜在的に可能なコードワードからなる完全部分集合から
    実際の２５６個のコードワードからなる部分的部分集合
    を選択するステップと、 部分的部分集合中の実際のコードワードのそれぞれに、
    可能な２５６個の８ビット・データ・ブロックの１つを
    割り当てるステップと、 コード化のため、各データ・ブロックを割り当てられた
    コードワードで置換して、その結果得られるコードワー
    ドのシーケンスについて、上記第１の予め選定した数（
    Ｇ＿０）が４、上記第２の予め選定した数（Ｉ＿０）が
    ４、上記第３の予め選定した数（Ｇ＿１）が９になるよ
    うにするステップとを含む、区分によってそれから８ビ
    ットのデータ・ブロックが形成されたデータを、９ビッ
    トのコードワードにコード化するための、請求項１に記
    載の方法。
  6. （６）可能なすべての９ビット・ワードの集合Ｙ＝（Ｙ
    ＿１、Ｙ＿２、、、、、Ｙ＿９）から、論理条件▲数式
    、化学式、表等があります▼ 及び ▲数式、化学式、表等があります▼ を満たす実際の２３０個のコードワードからなる第１の
    完全部分集合（Ｌ）と、論理条件▲数式、化学式、表等
    があります▼及び ▲数式、化学式、表等があります▼ を満たすＹ＿１＝Ｙ＿２＝Ｙ＿３＝０の実際の２６個の
    第１の条件つきコードワードからなる第２の部分集合（
    １）と、論理条件 ▲数式、化学式、表等があります▼及び ▲数式、化学式、表等があります▼ を満たすＹ＿１＝Ｙ＿２＝Ｙ＿３＝１の潜在的に可能な
    ３５個の第２の条件つきコードワードからなる第３の部
    分集合（０）とを選択するステップと、潜在的に可能な
    第２の条件つきコードワードからなる第３の部分集合か
    ら、実際の２６個の第２の条件つきコードワードからな
    る部分的部分集合を選択するステップと、 部分集合の実際のコードワードのそれぞれに可能な２５
    ６個の８ビット・データ・ブロックを割り当て、上記の
    可能な８ビット・データ・ブロックのうちの２６個を、
    それぞれ１つの第１条件つきコードワードと１つの第２
    条件つきコードワードに割り当てるステップと、 コード化のため、各データ・ブロックを割り当てられた
    コードワードで置換し、条件つきコードワードの選択は
    、前に生成されたコードワードの最終ビットの２進値に
    従って行なって、 その結果得られるコードワードのシーケンスについて、
    上記第１の予め選定した数（Ｇ＿０）が４、上記第２の
    予め選定した数（Ｉ＿０）が６、上記第３の予め選定し
    た数（Ｇ＿１）が４になるようにするステップと を含む、区分によってそれから８ビットのデータ・ブロ
    ックが形成されたデータを、９ビットのコードワードに
    コード化するための、請求項１に記載の方法。
  7. （７）２進データを受け取り、そのデータをそれぞれが
    第１の所与のビットを含むブロックに区分する受信機手
    段、及び 受信機手段に結合された、それぞれが第２の所与の数の
    ビットを含む固定長コードワードのシーケンスを生成す
    るエンコーダ手段を含み、 上記シーケンスがせいぜい第１の予め選定した数（Ｇ＿
    ０）の連続する０を含み、 上記シーケンスが、奇数ビット位置のみからなるものと
    偶数ビット位置のみからなるものの２つの部分シーケン
    スを含み、上記の各部分シーケンスがせいぜい第２の予
    め選定した数（Ｉ＿０）の連続する０を含み、 上記シーケンスがさらに、せいぜい第３の予め選定した
    数（Ｇ＿１）の連続する１を含み、上記第３の予め選定
    した数Ｇ＿２が１０未満である、 ２進データをコードワードにコード化する装置。
  8. （８）８ビットの入力データ・ブロック Ｘ＝（Ｘ＿１、Ｘ＿２、、、、、Ｘ＿８）を９ビットの
    出力コードワードＹ＝（Ｙ＿１、Ｙ＿２、、、、、Ｙ＿
    ９）に変換するためのエンコーダを含み、 上記エンコーダが、論理関係 ▲数式、化学式、表等があります▼ かつ ▲数式、化学式、表等があります▼ を実施する論理ゲート・アレイであり、 入力データ・ブロックの任意のシーケンスに応答して、
    その結果得られた出力コードワードのシーケンスについ
    て、上記第１の予め選定した数（Ｇ＿０）が４、上記第
    ２の予め選定した数（Ｉ＿０）が６、上記第３の予め選
    定した数（Ｇ＿１）が５になるようにする、請求項７に
    記載の装置。
  9. （９）８ビットの入力データ・ブロック Ｘ＝（Ｘ＿１、Ｘ＿２、、、、、Ｘ＿８）を９ビットの
    出力コードワードＹ＝（Ｙ＿１、Ｙ＿２、、、、、Ｙ＿
    ９）に変換するためのエンコーダを含み、 上記エンコーダが、論理関係 ▲数式、化学式、表等があります▼ かつ ▲数式、化学式、表等があります▼ を実施する論理ゲート・アレイであり、 入力データ・ブロックの任意のシーケンスに応答して、
    その結果得られた出力コードワードのシーケンスについ
    て、上記第１の予め選定した数（Ｇ＿０）が４、上記第
    ２の予め選定した数（Ｉ＿０）が４、上記第３の予め選
    定した数（Ｇ＿１）が９になるようにする、請求項７に
    記載の装置。
  10. （１０）８ビットの入力データ・ブロック Ｘ＝（Ｘ＿１、Ｘ＿２、、、、、Ｘ＿８）を９ビットの
    出力コードワードＹ＝（Ｙ＿１、Ｙ＿２、、、、、Ｙ＿
    ９）に変換するためのエンコーダを含み、 上記エンコーダが、各出力コードワードの９つのビット
    を供給する９個の出力端と９個の入力端を備える順次エ
    ンコーダであり、９個の入力端のうちの８個は、入力デ
    ータ・ブロックの８つのビットを受け取るように接続さ
    れ、９番目の入力端（Ｚ）は遅延要素を介して９番目の
    出力端に接続されており、 上記エンコーダが、論理関係 ▲数式、化学式、表等があります▼ ただし ▲数式、化学式、表等があります▼ かつ ▲数式、化学式、表等があります▼ を実施する論理ゲート・アレイであり、 入力データ、ブロックの任意のシーケンスに応答して、
    その結果得られた出力コードワードのシーケンスについ
    て、上記第１の予め選定した数（Ｇ＿０）が４、上記第
    ２の予め選定した数（Ｉ＿０）が９、上記第３の予め選
    定した数（Ｇ＿１）が４になるようにする、請求項７に
    記載の装置。
  11. （１１）請求項８に記載のエンコーダ装置によって生成
    された９ビットの入力コードワードＹ＝（Ｙ＿１、Ｙ＿
    ２、、、、、Ｙ＿９）を、８ビットの出力データ・ブロ
    ックＸ＝（Ｘ＿１、Ｘ＿２、、、、、Ｘ＿８）に変換す
    るデコーダ装置であって、 上記デコーダ装置が論理関係 ▲数式、化学式、表等があります▼ かつ ▲数式、化学式、表等があります▼ を実施する論理ゲート・アレイを含む、 デコーダ装置。
  12. （１２）請求項９に記載のエンコーダ装置によって生成
    された９ビットの入力コードワードＹ＝（Ｙ＿１、Ｙ＿
    ２、、、、、Ｙ＿９）を、８ビットの出力データ・ブロ
    ックＸ＝（Ｘ＿１、Ｘ＿２、、、、、Ｘ＿８）に変換す
    るデコーダ装置であって、 上記デコーダ装置が、論理関係 ▲数式、化学式、表等があります▼ かつ ▲数式、化学式、表等があります▼ を実施する論理ゲート・アレイを含む、 デコーダ装置。
  13. （１３）請求項１０に記載のエンコーダ装置によって生
    成された９ビットの入力コードワード Ｙ＝（Ｙ＿１、Ｙ＿２、、、、、Ｙ＿９）を、８ビット
    の出力データ・ブロックＸ＝（Ｘ＿１、Ｘ＿２、、、、
    、Ｘ＿８）に　変換するデコーダ装置であって、　 上記デコーダ装置が、論理関係　 ▲数式、化学式、表等があります▼ かつ　 ▲数式、化学式、表等があります▼ を実施する論理ゲート・アレイを含む、 デコーダ装置。
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