JPS6048645A - 情報変換装置 - Google Patents
情報変換装置Info
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- JPS6048645A JPS6048645A JP58157643A JP15764383A JPS6048645A JP S6048645 A JPS6048645 A JP S6048645A JP 58157643 A JP58157643 A JP 58157643A JP 15764383 A JP15764383 A JP 15764383A JP S6048645 A JPS6048645 A JP S6048645A
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- bits
- bit
- patterns
- bit information
- circuit
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、音声信号等のＰＣＭ記録に使用して好適な情
報変換装置に関する。
報変換装置に関する。
背景技術とその問題点
例えば音声信号をＰＣＭ化して磁気記録することが提案
されている。このような装置において信号の記録に当た
っては、一般にＮＩ？ＺＩと呼ばれる変調が用いられる
。これはデータ信号中の”１”で信号を反転させ、“０
”で反転させないようにするものである。
されている。このような装置において信号の記録に当た
っては、一般にＮＩ？ＺＩと呼ばれる変調が用いられる
。これはデータ信号中の”１”で信号を反転させ、“０
”で反転させないようにするものである。
ところでこのような信号の記録において、低域成分が多
く含まれていると再生時の安定性が悪（なる。一方上述
のＮＲＺＩにおいてｏ″が連続すると、その間変調信号
は反転されなくなり、周波数が低下してしまう。
く含まれていると再生時の安定性が悪（なる。一方上述
のＮＲＺＩにおいてｏ″が連続すると、その間変調信号
は反転されなくなり、周波数が低下してしまう。
そこでＰＣＭによる情報を任意数のビットずつに分解し
、そのそれぞれをより多数のビットに変換して、′Ｏ″
が多数連続しないようにすることが行われている。
、そのそれぞれをより多数のビットに変換して、′Ｏ″
が多数連続しないようにすることが行われている。
このような情報変換方式として、本願出願人は先に以下
のようなものを提案した。
のようなものを提案した。
この方式においては、８ピツ） （Ｂｚ 、Ｂ２、Ｂ３
、Ｂ４ 、 Ｂ６ 、Ｂｅ 、ＢＴ 、Ｂｓ ）の情
報を１０ピノＩ−（Ｐｌ 、Ｐ２ 、Ｐ３ 、Ｐ４、Ｐ
５ 、Ｐｓ、Ｐ７ ＼Ｐｇ 、Ｐｓ 、Ｐｔｏ）に変換
する。
、Ｂ４ 、 Ｂ６ 、Ｂｅ 、ＢＴ 、Ｂｓ ）の情
報を１０ピノＩ−（Ｐｌ 、Ｐ２ 、Ｐ３ 、Ｐ４、Ｐ
５ 、Ｐｓ、Ｐ７ ＼Ｐｇ 、Ｐｓ 、Ｐｔｏ）に変換
する。
ここで８ピント（Ｂｚ〜Ｂｅ）の情報が取り得る形態は
２＆＝２５６通りである。
２＆＝２５６通りである。
一方１０ビット（Ｐｔ〜Ｐｚｏ）につぃ”ζは、まず直
流成分を除去するためにはＮＲＺＩ変調後の信号でｌＯ
ピッ［中の５ビツトが正（１）、５ビツトが負（０）と
なればよい。なおＴ ｍａｘ ／ Ｔ ｍｉｎ ＝ ４
とするためＮＲＺＩ表現でｏ”の連続する数が３個以下
、ずなわぢ変調後の信号で同じレベルの連続が４ビツト
以下となることを条件とする。
流成分を除去するためにはＮＲＺＩ変調後の信号でｌＯ
ピッ［中の５ビツトが正（１）、５ビツトが負（０）と
なればよい。なおＴ ｍａｘ ／ Ｔ ｍｉｎ ＝ ４
とするためＮＲＺＩ表現でｏ”の連続する数が３個以下
、ずなわぢ変調後の信号で同じレベルの連続が４ビツト
以下となることを条件とする。
このような条件を考えた上で、さらにＮＲＺＩ表現で、
最初または最後の“０″の数が、０個、１個、２１１Ｍ
、３個の場合に分類し°ｃ１それぞれの場合の表 １ この表１′から、１０ビツトパタ一ン同士の接続の部分
でも“０″の連続が３個以下となるようにできるものは
、例えば最初の＠０″の数が２個以下で最後の“０”の
数が１個以下の場合である。ところがこの場合に組合せ
の数は、 ６９＋３４＋４０＋２０＋２０＋１０＝ １９３通りし
かない。これでは８ビット２５６の組合せの数に満たず
、他の選び方ではその数はさらに少なくなる。
最初または最後の“０″の数が、０個、１個、２１１Ｍ
、３個の場合に分類し°ｃ１それぞれの場合の表 １ この表１′から、１０ビツトパタ一ン同士の接続の部分
でも“０″の連続が３個以下となるようにできるものは
、例えば最初の＠０″の数が２個以下で最後の“０”の
数が１個以下の場合である。ところがこの場合に組合せ
の数は、 ６９＋３４＋４０＋２０＋２０＋１０＝ １９３通りし
かない。これでは８ビット２５６の組合せの数に満たず
、他の選び方ではその数はさらに少なくなる。
そこで直流成分０以外の組合せにつぃ゛Ｃ検削する。ず
なわち例えば最後の“０”の数が１個以下とした場合に
、最初の“０”の数と直流の蓄積量による組合せの数は
次の表２のようになる。
なわち例えば最後の“０”の数が１個以下とした場合に
、最初の“０”の数と直流の蓄積量による組合せの数は
次の表２のようになる。
表 ２
ここで直流の蓄積量については、例えば第１図にボずよ
うに前の組合せの最後が負（０）で終った場合である。
うに前の組合せの最後が負（０）で終った場合である。
従って前の組合せの最後が正（１）で終っている場合に
は正負の符号は逆転する。また例えば先頭のビットが“
０”の組合せについζ、この先頭ビットを１″に変換す
ると、直流の蓄積量は第２図に示すように符号が逆転す
る。
は正負の符号は逆転する。また例えば先頭のビットが“
０”の組合せについζ、この先頭ビットを１″に変換す
ると、直流の蓄積量は第２図に示すように符号が逆転す
る。
そこで例えば表２の内の直流の蓄積量が−２で、先頭ビ
ットが“０″の組合・ヒ ４３ ＋ ３０ ＝ ７３ 通りの組合せを利用し、上述の直流成分のない第１の組
合せ１９３通りと、この第２の組合せ７３通りの計２６
６通りの内から、８ビット２５６通りの組合せと１対１
で対応させる。そして第２の組合せが現われる度に、直
流の蓄積量が正、負交互になるように先頭ビットを変換
する。
ットが“０″の組合・ヒ ４３ ＋ ３０ ＝ ７３ 通りの組合せを利用し、上述の直流成分のない第１の組
合せ１９３通りと、この第２の組合せ７３通りの計２６
６通りの内から、８ビット２５６通りの組合せと１対１
で対応させる。そして第２の組合せが現われる度に、直
流の蓄積量が正、負交互になるように先頭ビットを変換
する。
すなわち第３図に示すように、第２の組合せが現われた
とき、その２ビツト目からの反転回数じ１”の数）を計
数し、次の第２の組合せが現われるまでに、反転回数が
低数ならＡに示すように先頭ビット（矢印）を１″に変
換し、奇数ならＢに示すように“０”のままとする。
とき、その２ビツト目からの反転回数じ１”の数）を計
数し、次の第２の組合せが現われるまでに、反転回数が
低数ならＡに示すように先頭ビット（矢印）を１″に変
換し、奇数ならＢに示すように“０”のままとする。
これによって±２の直流の蓄積が生じても・次の第２の
組合せでこれが相殺され、どのような組合せの連続でも
直流成分が０になる・ さらに第４図は上述の方式に従って変換を行う装置の一
例を示す。図において（１１ば人力端子、（２）は入力
用の８ビツトシフトレジスタ、（３）は変換ロジック、
（４）は出力用１０ビツトシフトレジスタである・そし
て入力端子（１）に供給される情報が８ビツトずつシフ
トレジスタ（２）の中を転送され、８ビツト（Ｂｉ〜Ｂ
ｅ）の情報が変換ロジック（３）に供給される。この変
換ロジック（３）で上述の１対１の変換が行われ、変換
された１０ビツト（Ｐｉ〜Ｐｓｏ）の情報がシフトレジ
スタ（４）に供給される。
組合せでこれが相殺され、どのような組合せの連続でも
直流成分が０になる・ さらに第４図は上述の方式に従って変換を行う装置の一
例を示す。図において（１１ば人力端子、（２）は入力
用の８ビツトシフトレジスタ、（３）は変換ロジック、
（４）は出力用１０ビツトシフトレジスタである・そし
て入力端子（１）に供給される情報が８ビツトずつシフ
トレジスタ（２）の中を転送され、８ビツト（Ｂｉ〜Ｂ
ｅ）の情報が変換ロジック（３）に供給される。この変
換ロジック（３）で上述の１対１の変換が行われ、変換
された１０ビツト（Ｐｉ〜Ｐｓｏ）の情報がシフトレジ
スタ（４）に供給される。
また変換後の信号の反転回数が検出される。ここで反転
回数は組合せごとに予め判っているので、例えば変換ロ
ジック（３）を構成するり一ドオンリーメモリから反転
回数の情！Ｉｔ （反転回数が奇数か偶数かのみでよく
、例えば奇数のとき“１”）を同時に出力することがで
きる。この出力Ｑがランチ回路（８）に供給され、この
ラッチ出力Ｑ′が変換ロジック（３）に供給される。さ
らに入力端子ｆｌ）に供給される情報８ビツトごとのタ
イミングが検出回路（９）で検出され、このタイミング
信号がシフトレジスタ（４）のロード端子及びラッチ回
路（８）のランチ端子に供給される。
回数は組合せごとに予め判っているので、例えば変換ロ
ジック（３）を構成するり一ドオンリーメモリから反転
回数の情！Ｉｔ （反転回数が奇数か偶数かのみでよく
、例えば奇数のとき“１”）を同時に出力することがで
きる。この出力Ｑがランチ回路（８）に供給され、この
ラッチ出力Ｑ′が変換ロジック（３）に供給される。さ
らに入力端子ｆｌ）に供給される情報８ビツトごとのタ
イミングが検出回路（９）で検出され、このタイミング
信号がシフトレジスタ（４）のロード端子及びラッチ回
路（８）のランチ端子に供給される。
そして例えば上述の第２の組合せに変換される時に、Ｑ
′を用いて、Ｑ′が“０”なら先頭ピッＩ・を“１″、
Ｑ′が“１”なら先頭ビットを“０′に変換する。その
時Ｑには出力された第２の組合せの反転回数の奇数偶数
情報が出力されラッチされる。さらに第１の組合せに変
換される時は、出力の１０ビツトはそのまま出力される
と共に、Ｑには出力された第１の組合せの反転回数とＱ
′の和の奇数偶数情報が出力されラッチされる。
′を用いて、Ｑ′が“０”なら先頭ピッＩ・を“１″、
Ｑ′が“１”なら先頭ビットを“０′に変換する。その
時Ｑには出力された第２の組合せの反転回数の奇数偶数
情報が出力されラッチされる。さらに第１の組合せに変
換される時は、出力の１０ビツトはそのまま出力される
と共に、Ｑには出力された第１の組合せの反転回数とＱ
′の和の奇数偶数情報が出力されラッチされる。
さらにクロック端子（５）から、入力信号のクロックの
５／４倍の周波数のクロック信号がシフトレジスタ（４
）に供給され、上述の１０ヒントが順次読み出される。
５／４倍の周波数のクロック信号がシフトレジスタ（４
）に供給され、上述の１０ヒントが順次読み出される。
この信号がＪＫフリップフロップ（６）に供給され、端
子（５）からのクロック信号がソリツブフロップ（６）
に供給されて、ＮＲＺＩ変調された信号が出力端子（７
）に取り出される。
子（５）からのクロック信号がソリツブフロップ（６）
に供給されて、ＮＲＺＩ変調された信号が出力端子（７
）に取り出される。
また第５図は復調のための装置の例を示し、入力端子（
１１）からの信号がＮＲＺＩの復調回路（１２）を通じ
゛ζ１０ビットシフトレジスタ （１３）に供給され、
このシフトレジスタ（１３）からの（Ｐ１〜Ｐｒｏ）の
情報が変換ロジック（１４）に供給される。そして上述
の１対ｌの逆変換による復調が行われ、復調された（８
１〜Ｂｅ）の情報がシフトレジスタ（１５）に供給され
、出力端子（１６）に取り出される。なお上述の第２の
組合せによる１０ビツトが供給されたときは、先頭ビッ
トを無視し°ζ逆変換が行われるようにされる。
１１）からの信号がＮＲＺＩの復調回路（１２）を通じ
゛ζ１０ビットシフトレジスタ （１３）に供給され、
このシフトレジスタ（１３）からの（Ｐ１〜Ｐｒｏ）の
情報が変換ロジック（１４）に供給される。そして上述
の１対ｌの逆変換による復調が行われ、復調された（８
１〜Ｂｅ）の情報がシフトレジスタ（１５）に供給され
、出力端子（１６）に取り出される。なお上述の第２の
組合せによる１０ビツトが供給されたときは、先頭ビッ
トを無視し°ζ逆変換が行われるようにされる。
このようにして変換及び復調を行うことができる。
ところがこの方式において、変換ロジック（３）、（１
４）をリードオンリーメモリで構成すると、極めて多く
のビット数が必要であり、例えば回路をＬＳＩ化した場
合に広い面積を必要として好ましくない。
４）をリードオンリーメモリで構成すると、極めて多く
のビット数が必要であり、例えば回路をＬＳＩ化した場
合に広い面積を必要として好ましくない。
発明の目的
本発明はこのような点にかんがみ、変換ロジックを簡略
化できるようにするものである。
化できるようにするものである。
発明の概要
本発明は、ｍビットの情報を所定の条件を満すｎ（ｎ＞
ｍ）ビットの情報に変換するに当り、上記ｎビットの情
報を複数に分割し、このｎビットの情報の分割ごとに共
通のパターンを分類し、上記ｍビットの情報を上記ｎピ
ントの情報の分割に対応して分割し、このｍビットの情
報の分割がそれぞれ上記ｎビットの情報の分割の内の上
記分類の任意のパターンに変換されるように論理回路が
設けられると共に、上記ｎビットの情報の分割の内の上
記分類の任意のパターンの互いの接続が上記所定の条件
を満さない場合を検出し、この検出に応じて上記論理回
路を変更し、」１記所定の条件を満す上記ｎビットの情
報の分割の内の上記分類の他のパターンに変換するよう
にした情報変換装置であって、これによれば変換ロジッ
クを簡略化できる。
ｍ）ビットの情報に変換するに当り、上記ｎビットの情
報を複数に分割し、このｎビットの情報の分割ごとに共
通のパターンを分類し、上記ｍビットの情報を上記ｎピ
ントの情報の分割に対応して分割し、このｍビットの情
報の分割がそれぞれ上記ｎビットの情報の分割の内の上
記分類の任意のパターンに変換されるように論理回路が
設けられると共に、上記ｎビットの情報の分割の内の上
記分類の任意のパターンの互いの接続が上記所定の条件
を満さない場合を検出し、この検出に応じて上記論理回
路を変更し、」１記所定の条件を満す上記ｎビットの情
報の分割の内の上記分類の他のパターンに変換するよう
にした情報変換装置であって、これによれば変換ロジッ
クを簡略化できる。
実施例
例えば上述の条件を満すｌＯピッ１−のパターンは全体
で１０２４パターンの内で２７８バクーン存在する（こ
の２７８パターンは添付の別表に示す）。
で１０２４パターンの内で２７８バクーン存在する（こ
の２７８パターンは添付の別表に示す）。
この１０ビツトの２７８パターンにおいて、これを上位
、下位５ビツトに分割して分類すると、上位５ビットの
パターンは次の表３のようにＡ−Ｅの５群に分類できる
。なおこの他に例外パターンがある。
、下位５ビツトに分割して分類すると、上位５ビットの
パターンは次の表３のようにＡ−Ｅの５群に分類できる
。なおこの他に例外パターンがある。
表 ３
この表３において、Ａ、Ｂ群は先頭ビットが反転し残り
４ビツトは等しい。まノこＣ，Ｉ）群の上位３ビツトは
Ａ群で先頭が０、Ｂ群で先頭が１のパターンのト（−“
ｆ３しットに等しい。
４ビツトは等しい。まノこＣ，Ｉ）群の上位３ビツトは
Ａ群で先頭が０、Ｂ群で先頭が１のパターンのト（−“
ｆ３しットに等しい。
これに対し′ζ上位５ビットは次の表４のよ°）に２１
パターン存在しＣいる。
パターン存在しＣいる。
表 ４
これらのパターンに対して、上述の条件を満し゛ζ接続
可能な下位５ビツトの群（Ａ−Ｅ）は表中の中央欄に不
ずようになる。なお表中Ａ′はＡ群中で先頭がＯ以外の
もの、Ｂ′は８群中で先頭が００以外のものを不ず。
可能な下位５ビツトの群（Ａ−Ｅ）は表中の中央欄に不
ずようになる。なお表中Ａ′はＡ群中で先頭がＯ以外の
もの、Ｂ′は８群中で先頭が００以外のものを不ず。
そこで表中に丸印を１！１１ した群を採用することに
より、それぞれの接続によって形成されるパターンの数
は表中の右欄に不ずようになり、合計２４０のパターン
を形成することができる。これにさらに下位５ビットが
Ｅ群になるＩ６パターンを加え”ζ２５６のパターンを
形成することができる。
より、それぞれの接続によって形成されるパターンの数
は表中の右欄に不ずようになり、合計２４０のパターン
を形成することができる。これにさらに下位５ビットが
Ｅ群になるＩ６パターンを加え”ζ２５６のパターンを
形成することができる。
これに対して、８ビツトの人カバターンを上位、下位４
ビツトずつに分割する。ここで各４ビツトのパターンは
それぞれ１６パターンずつである。そごで、上位４ビツ
トのパターンをそれぞれ表４の２１パターンの１つある
いはそれ以上と対応させると共に、−上位４ビツトのパ
ターンをそれぞれ表３の５群のパターンと対応させる。
ビツトずつに分割する。ここで各４ビツトのパターンは
それぞれ１６パターンずつである。そごで、上位４ビツ
トのパターンをそれぞれ表４の２１パターンの１つある
いはそれ以上と対応させると共に、−上位４ビツトのパ
ターンをそれぞれ表３の５群のパターンと対応させる。
すなわち、まず下位４ビットの１６パターンを表３の人
、１３ Ｉｌｌの１６パターンに対応させる。これによ
って表４の中央欄でＡ、Ｂ （Ｂ’ も含む）群の採用
される上位５ビツトの９パターンについては人力の上位
４ビツトをそのまま対応させることができる。次にＡ
（Ａ’ も含む）、Ｂ群のいずれか一方のみの採用され
る上位５ビツトの９パターンの内で、Ｂ群の採用される
２パターンとＡ群の採用される任意の２パターンとを組
合ゼで、これらの上位５ビツトの２組（各２パターン）
を入力の上位４ビツトの２パターンに対応させる。また
Ａ群の採用される残りの５パターンの内の任意の２パタ
ーンを糾合せて、これらの」二値５ビットの１組（２パ
ターン）を入力の上位４ビツトの１パターンに対応させ
る。さらにＡ （Ａ’ も含む）、０群の採用される上
位５ビツトの２パターンとＡ群の採用される残りの３パ
ターンの内の任意の２バクーンとを組合せて、これらの
上位５ピツ１〜の２組（各２パターン）を入力の上位４
ビツトの２パターンと対応させる６またＡ群の採用され
る残りの１パターンと、Ｂ、Ｄ群の採用されるｌパター
ンとを組合せ°ζ、これらの上位５ピツ１の１組（２パ
ターン）を人力の−Ｅ位４ビットの１パターンに対応さ
せる。そしζＥ群の採用される上位５ビツトの１６パタ
ーンを人力の上位４ビツトの１パターンに対応させる。
、１３ Ｉｌｌの１６パターンに対応させる。これによ
って表４の中央欄でＡ、Ｂ （Ｂ’ も含む）群の採用
される上位５ビツトの９パターンについては人力の上位
４ビツトをそのまま対応させることができる。次にＡ
（Ａ’ も含む）、Ｂ群のいずれか一方のみの採用され
る上位５ビツトの９パターンの内で、Ｂ群の採用される
２パターンとＡ群の採用される任意の２パターンとを組
合ゼで、これらの上位５ビツトの２組（各２パターン）
を入力の上位４ビツトの２パターンに対応させる。また
Ａ群の採用される残りの５パターンの内の任意の２パタ
ーンを糾合せて、これらの」二値５ビットの１組（２パ
ターン）を入力の上位４ビツトの１パターンに対応させ
る。さらにＡ （Ａ’ も含む）、０群の採用される上
位５ビツトの２パターンとＡ群の採用される残りの３パ
ターンの内の任意の２バクーンとを組合せて、これらの
上位５ピツ１〜の２組（各２パターン）を入力の上位４
ビツトの２パターンと対応させる６またＡ群の採用され
る残りの１パターンと、Ｂ、Ｄ群の採用されるｌパター
ンとを組合せ°ζ、これらの上位５ピツ１の１組（２パ
ターン）を人力の−Ｅ位４ビットの１パターンに対応さ
せる。そしζＥ群の採用される上位５ビツトの１６パタ
ーンを人力の上位４ビツトの１パターンに対応させる。
このように組合せることにより、８−ＩＯ変換を４−５
変換の２系統に分割することができ変換ロジックを極め
て簡略化することができる。
変換の２系統に分割することができ変換ロジックを極め
て簡略化することができる。
さらに以−トに変換、１ｊ１開回路の一例につい゛ζ説
明する。
明する。
第６図において、（２１）は８ビツトの入力端子群、（
２２）はプログラマブル・ロジック・アレー（ＰＬＡ）
あるいはゲートで構成する変換の主論理回路、（２３）
は回路（２２）を軽減するための副論理回路である。
２２）はプログラマブル・ロジック・アレー（ＰＬＡ）
あるいはゲートで構成する変換の主論理回路、（２３）
は回路（２２）を軽減するための副論理回路である。
この副論理回路（２３）におい°Ｃは、人力のパターン
の検出により例えば上述の例において、Ｂ群を含まない
組のパターンに対応する人力があったときオン、それ以
外のときオフの検出信号ａ、Ｅ群を含む組に対応する入
力があったときオン、それ以外でオフの検出信号す、Ａ
’ 、Ｂ’群を含む組に対応する人力があったときオン
、それ以外でオフの検出信号Ｃが形成される。
の検出により例えば上述の例において、Ｂ群を含まない
組のパターンに対応する人力があったときオン、それ以
外のときオフの検出信号ａ、Ｅ群を含む組に対応する入
力があったときオン、それ以外でオフの検出信号す、Ａ
’ 、Ｂ’群を含む組に対応する人力があったときオン
、それ以外でオフの検出信号Ｃが形成される。
すなわち例えばＡ群を２つもつ組を入力上位４ビツトの
６Ｈ１７Ｈ，ＥＨに割り当て、Ｅ群を含む組を人力上位
４ビツトのＦ、に割り当゛Ｃた場合の回路の具体例は第
７図のようになる。なお検出信号Ｃについては表３にお
い°ζ入カド位３ビットの０００〜１１１が上から順に
割り当てられた場合に、０１０．１００．１１０でオン
、それ以外でオフとなるようにすればよく、図中に示す
回路となる。
６Ｈ１７Ｈ，ＥＨに割り当て、Ｅ群を含む組を人力上位
４ビツトのＦ、に割り当゛Ｃた場合の回路の具体例は第
７図のようになる。なお検出信号Ｃについては表３にお
い°ζ入カド位３ビットの０００〜１１１が上から順に
割り当てられた場合に、０１０．１００．１１０でオン
、それ以外でオフとなるようにすればよく、図中に示す
回路となる。
そしてこれらの検出信号ａ −ｃが回路（２２）に供給
され、これによって変換ロジックを制御することにより
、変換ロジックを極めて簡略化することができる。
され、これによって変換ロジックを制御することにより
、変換ロジックを極めて簡略化することができる。
なお（２４）は主論理回路（２２）を軽減するためにＰ
ＬＡの出力に入れるインバータ群であっ°ζ、（）のつ
いていないものの効果は大きい。（）のフいζいるもの
についても入っている方が有利である。
ＬＡの出力に入れるインバータ群であっ°ζ、（）のつ
いていないものの効果は大きい。（）のフいζいるもの
についても入っている方が有利である。
また（２５）は出力用のシフトレジスタである。
さらに（２６）は上述の直流の蓄積量の検出によって出
刃先頭ビットの反転制御信号を形成する回路である。ま
た（２７）はこの制御信号によって先頭ビットを反転す
るためのイクスクルーシプオア回路、（２８）は直流蓄
積量の検出回路である。
刃先頭ビットの反転制御信号を形成する回路である。ま
た（２７）はこの制御信号によって先頭ビットを反転す
るためのイクスクルーシプオア回路、（２８）は直流蓄
積量の検出回路である。
ここで反転制御信号形成回路（２６〉は次のように形成
される。
される。
第８図において、出力の偶数番目のビットの出力がイク
スクルーシブオア回路（３１）に供給され、全てのイク
スクルーシブオアが採られる。ここで偶数ビットが１の
ときはこの部分で反転が行われることになり、このビッ
トと直前のビットとの直流量は０になる。これに対して
０のときは±２の直流量が存在する。さらに０が２１１
Ｍの場合、直流量はＯか±４、同様に３個の場合は±２
か±６となる。すなわち０の数が偶数なら直流量は０、
±４、±８・・・奇数なら±２、±６、±１０・・・と
なる。一方１０ビットの全体の直流量は０か−２に限定
されている。従って上述の偶数番目のビットのＯの数が
偶数か奇数かを検出することにより、直流量が０か±２
かを判定することができる。
スクルーシブオア回路（３１）に供給され、全てのイク
スクルーシブオアが採られる。ここで偶数ビットが１の
ときはこの部分で反転が行われることになり、このビッ
トと直前のビットとの直流量は０になる。これに対して
０のときは±２の直流量が存在する。さらに０が２１１
Ｍの場合、直流量はＯか±４、同様に３個の場合は±２
か±６となる。すなわち０の数が偶数なら直流量は０、
±４、±８・・・奇数なら±２、±６、±１０・・・と
なる。一方１０ビットの全体の直流量は０か−２に限定
されている。従って上述の偶数番目のビットのＯの数が
偶数か奇数かを検出することにより、直流量が０か±２
かを判定することができる。
そこで上述のイクスクルーシブオア回路（３１）におい
て、出力が１のとき直流量０．０のとき−２を検出する
ことができる。
て、出力が１のとき直流量０．０のとき−２を検出する
ことができる。
さらに第８図において、イクスクルーシブオア回路（３
２）とＤフリップフロップ（３３）とでＮＲＺＩ変調回
路が構成される。
２）とＤフリップフロップ（３３）とでＮＲＺＩ変調回
路が構成される。
また直流Ｍ積置検出回路（２８）はアンプダウンカウン
タ（３４）にて構成される。すなわちカウンタ（３４）
は〃の周波数のクロックで駆動され、偶数番目のビット
のみが計数される。またイクスクルーシブオア回路（３
２）の出力にてアンプダウンが制御される。これによっ
”ζ直流の蓄積量が検出される。なおりウンタ（３４）
の出力は常に２ビツト遅れるので、値を最終の２ビツト
で補正するようにイクスクルーシブオア回路（３５）、
（３６）が設けられる。
タ（３４）にて構成される。すなわちカウンタ（３４）
は〃の周波数のクロックで駆動され、偶数番目のビット
のみが計数される。またイクスクルーシブオア回路（３
２）の出力にてアンプダウンが制御される。これによっ
”ζ直流の蓄積量が検出される。なおりウンタ（３４）
の出力は常に２ビツト遅れるので、値を最終の２ビツト
で補正するようにイクスクルーシブオア回路（３５）、
（３６）が設けられる。
これによって直流の蓄積量の正負が検出され、この信号
とイクスクルーシブオア回路（３１）からの信号とがナ
ンド回路（３７）に供給されて出刃先頭ビットの反転制
御信号が形成される。
とイクスクルーシブオア回路（３１）からの信号とがナ
ンド回路（３７）に供給されて出刃先頭ビットの反転制
御信号が形成される。
なお先頭ビットの反転については、カウンタ等に゛ＣＣ
直流酌量量検出し、シフトレジスタ（２５）からの出力
の先頭ビットを直接反転するようにしてもよい。
直流酌量量検出し、シフトレジスタ（２５）からの出力
の先頭ビットを直接反転するようにしてもよい。
このようにして変換信号が出力端子（２９）に取り出さ
れる。
れる。
さらに第９図は復調回路の例をボす。（４１）は直流蓄
積量の検出回路でカウンタ等で構成される。
積量の検出回路でカウンタ等で構成される。
人力信号はこの回路（４１）を通過してシフトレジスタ
（４２）に供給され、この先頭ビ・ノドがイクスクルー
シブオア回路（４３）に“Ｃ回路（４１）からの信号に
応して反転されて主論理回路（４４）に供給される。
（４２）に供給され、この先頭ビ・ノドがイクスクルー
シブオア回路（４３）に“Ｃ回路（４１）からの信号に
応して反転されて主論理回路（４４）に供給される。
また（４５）は副論理回路であって、例えば第１０図に
示すように構成されてＥ群を含むノ々ターンのとき検出
信号ｅ、Ａ群を含むパターンのとき検出信号ｆを形成す
る。なおＡ、Ｂ群の検出に当っては、第３、第５ビツト
が等しくかつ先頭が１のとき及び第３、第５ビツトが異
なりかつ先頭が０のときＡ群、第３、第５ビツトが等し
くかつ先頭が０のとき及び第３、第５ピツＩ・が異なり
かつ先頭が１のときＢ群である。
示すように構成されてＥ群を含むノ々ターンのとき検出
信号ｅ、Ａ群を含むパターンのとき検出信号ｆを形成す
る。なおＡ、Ｂ群の検出に当っては、第３、第５ビツト
が等しくかつ先頭が１のとき及び第３、第５ビツトが異
なりかつ先頭が０のときＡ群、第３、第５ビツトが等し
くかつ先頭が０のとき及び第３、第５ピツＩ・が異なり
かつ先頭が１のときＢ群である。
そしてこれらの検出信号θ、ｆが回路（４４）に供給さ
れ、これによって変換ロジックを制御することにより、
変換ロジックを極めて簡略化することができる。
れ、これによって変換ロジックを制御することにより、
変換ロジックを極めて簡略化することができる。
なお検出信号ｆを用いることにより、人力の第６ビツト
は不要となる。
は不要となる。
このようにして復調信号が出力端子群（４５）に取り出
される。
される。
さらに第１１図は変換及び復ｉ周回路の主論理回路（２
２）、（４４）を一体化の回路（５０）する場合であっ
て、第６図の入力端子群（２１）に相当する入力回路（
２１’）及び第９図のシフトレジスタ（４２）の出力を
共にトライステートとし′Ｃ共通に接続して主論理回路
（５０）に接続する。−力変換、復調の切換信号を端子
（５１）から主論理回路（５０）に供給する。
２）、（４４）を一体化の回路（５０）する場合であっ
て、第６図の入力端子群（２１）に相当する入力回路（
２１’）及び第９図のシフトレジスタ（４２）の出力を
共にトライステートとし′Ｃ共通に接続して主論理回路
（５０）に接続する。−力変換、復調の切換信号を端子
（５１）から主論理回路（５０）に供給する。
一方主論理回路（２２）、（４４）のロジックを検討す
ると、両者に共通のロジ・ツクも多く存在している。
ると、両者に共通のロジ・ツクも多く存在している。
そこで図示のように端子（５１）からの信号が０のとき
選択されるロジ・ツクＸ、１のとき選択されるロジック
Ｙ、常に選択される共通のロジ・ツクＺを設けることに
より、両者を別体に構成した場合より構成を一層簡略化
することができる。
選択されるロジ・ツクＸ、１のとき選択されるロジック
Ｙ、常に選択される共通のロジ・ツクＺを設けることに
より、両者を別体に構成した場合より構成を一層簡略化
することができる。
なお変換と復調を同時に行いたい場合には、これらを時
分割で行うことができる。
分割で行うことができる。
発明の効果
本発明によれば、変換ロジックを簡略化することができ
た。
た。
第１図〜第５図は背景技術の説明のだめの図、第６図〜
第１１図は本発明の説明のための図である。 （２２）、（４４）、（５０）は主論理回路、（２３）
、（４５）は副論理回路、（３１）はイクスクルーシブ
オア回路、（５１）は切換制御端子である。 明細書の浄書（内容に変更なし） 別表Ｉ ３４ １１１１ｔＪｌ叫Ｉ Ｕ ２ −’ｌ （１（Ｉ
ｔｉｌｌ（ＩＩ（ｔｉｌｌ （Ｉ Ｚ １３ （］
ｌ別表■ ＋１ ＬＩＩＵＩＩＩＩＵＩＵ Ｕ ｌ −ｂ ＯＵ
０１０＋１１１０１０ ０ ３ １５ ０ １別表■ 別表■ 別表■ 別表Ｖｌ ｔζ αＩＲＩＩＩＩＩＩＩＩＩ ’／ ’（ｊｓｌ
＋ １１ Ｔ（１１０１１０１１０−２３１２０（１３
１ｔＸ］１１１（Ｘｌｌ］（ｌ ２ ３ −１４ １
１Ｊ ＩＵＩＩＩυυ１１リ−Ｚ、ｊ１４Ｕ リ第４図 ２ 第５図 ３ −ｆ−続ネ市市ゴ： （方式） 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特 許 願 第１５７６４３号２、ＪＡ明
の名称 情報変換装置 ３、 Ｎｉ正をする考 事件との関係 特許出願人 住 所 東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 ６、補正により増加する発明の数
第１１図は本発明の説明のための図である。 （２２）、（４４）、（５０）は主論理回路、（２３）
、（４５）は副論理回路、（３１）はイクスクルーシブ
オア回路、（５１）は切換制御端子である。 明細書の浄書（内容に変更なし） 別表Ｉ ３４ １１１１ｔＪｌ叫Ｉ Ｕ ２ −’ｌ （１（Ｉ
ｔｉｌｌ（ＩＩ（ｔｉｌｌ （Ｉ Ｚ １３ （］
ｌ別表■ ＋１ ＬＩＩＵＩＩＩＩＵＩＵ Ｕ ｌ −ｂ ＯＵ
０１０＋１１１０１０ ０ ３ １５ ０ １別表■ 別表■ 別表■ 別表Ｖｌ ｔζ αＩＲＩＩＩＩＩＩＩＩＩ ’／ ’（ｊｓｌ
＋ １１ Ｔ（１１０１１０１１０−２３１２０（１３
１ｔＸ］１１１（Ｘｌｌ］（ｌ ２ ３ −１４ １
１Ｊ ＩＵＩＩＩυυ１１リ−Ｚ、ｊ１４Ｕ リ第４図 ２ 第５図 ３ −ｆ−続ネ市市ゴ： （方式） 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特 許 願 第１５７６４３号２、ＪＡ明
の名称 情報変換装置 ３、 Ｎｉ正をする考 事件との関係 特許出願人 住 所 東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 ６、補正により増加する発明の数
Claims (1)
- ｍビットの情報を所定の条件を満ずｎ（ｎ＞ｍ）ビット
の情報に変換するに当り、上記ｎピントの情報を複数に
分割し、このｎビットの情報の分割ごとに共通のパター
ンを分類し、上記ｍビットの情報を上記ｎビットの情報
の分割に対応して分割し、このｍピントの情報の分割が
それぞれ上記ｎビットの情報の分割の内の上記分類の任
意のパターンに変換されるように論理回路が設けられる
と共に、上記ｎビットの情報の分割の内の上記分類の任
意のパターンの互いの接続が上記所定の条件を満さない
場合を検出し、この検出に応じて上記論理回路を変更し
、上記所定の条件を満す上記ｎビットの情報の分割の内
の上記分類の他のパターンに変換するようにした情報変
換装置。
Priority Applications (27)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157643A JPS6048645A (ja) | 1983-08-29 | 1983-08-29 | 情報変換装置 |
| AU32261/84A AU576515B2 (en) | 1983-08-29 | 1984-08-22 | Converting digital data |
| CA000461716A CA1224273A (en) | 1983-08-29 | 1984-08-24 | Method and apparatus for converting a digital data |
| CH4043/84A CH661624A5 (fr) | 1983-08-29 | 1984-08-24 | Procede et appareil pour convertir des donnees digitales. |
| CH896/87A CH662668A5 (fr) | 1983-08-29 | 1984-08-24 | Procede et appareil pour convertir des donnees digitales. |
| FR848413262A FR2551277B1 (fr) | 1983-08-29 | 1984-08-27 | Procede et appareil pour la conversion de donnees numeriques |
| US06/644,445 US4617552A (en) | 1983-08-29 | 1984-08-27 | Method and apparatus for converting a digital data |
| KR1019840005247A KR920005361B1 (ko) | 1983-08-29 | 1984-08-28 | 디지탈 데이타 변환 방법 및 그 장치 |
| ES535476A ES8703219A1 (es) | 1983-08-29 | 1984-08-28 | Aparato para convertir una informacion numerica en una senal numerica de codigo nrzi. |
| DK410484A DK168782B1 (da) | 1983-08-29 | 1984-08-28 | Fremgangsmåde og apparat til omdannelse af digitale data |
| GB08421805A GB2146206B (en) | 1983-08-29 | 1984-08-29 | Methods of and apparatus for converting digital data |
| IT22461/84A IT1175662B (it) | 1983-08-29 | 1984-08-29 | Metodo ed apparato per la conversione di dati digitali |
| DE19843431777 DE3431777A1 (de) | 1983-08-29 | 1984-08-29 | Verfahren zum umsetzen von digitaldaten in ein nrzi-codiertes digitalsignal |
| BE2/60486A BE900451A (fr) | 1983-08-29 | 1984-08-29 | Methode de conversion de donnees digitales. |
| SE8404288A SE458165B (sv) | 1983-08-29 | 1984-08-29 | Saett och anordning foer omvandling av digitala data i form av en serie av ord till en nrzi-kodad digital signal |
| BR8404315A BR8404315A (pt) | 1983-08-29 | 1984-08-29 | Processo para converter dados digitais em um sinal digital nrzi-codificado,processo para converter um sinal digital base dividido em uma serie de palavras base com m bits de dados em um sinal convertido e aparelho para modular e demodular um sinal digital base dividido |
| AT0276384A AT394464B (de) | 1983-08-29 | 1984-08-29 | Verfahren und apparat zur umsetzung von digitaldaten |
| NL8402631A NL192362C (nl) | 1983-08-29 | 1984-08-29 | Inrichting voor het omzetten van digitale basisgegevens. |
| ES556794A ES8800542A1 (es) | 1983-08-29 | 1986-06-25 | Aparato para decodificar una informacion numerica de codigo nrzi |
| ES556795A ES8800543A1 (es) | 1983-08-29 | 1986-06-25 | Aparato para realizar simultaneamente una conversion de una informacion numerica en una senal numerica de codigo nrzi y la decodificacion |
| GB08701506A GB2184924B (en) | 1983-08-29 | 1987-01-23 | Methods of and apparatus for converting digital signals |
| GB08701505A GB2184923B (en) | 1983-08-29 | 1987-01-23 | Apparatus for modulating and demodulating digital signals |
| AU18868/88A AU601295B2 (en) | 1983-08-29 | 1988-07-08 | Method and apparatus for converting digital data |
| AU18867/88A AU602100B2 (en) | 1983-08-29 | 1988-07-08 | Method and apparatus for converting digital data |
| SE8802733A SE467032B (sv) | 1983-08-29 | 1988-07-27 | Anordning foer modulering och demodulering av en digital grundsignal, som aer uppdelad i en serie grundord med vartdera m databitar |
| SE8802734A SE467030B (sv) | 1983-08-29 | 1988-07-27 | Saett och anordning foer omvandling av digitala data i en digital grundsignal till en nrzi-kodad digital signal |
| NL9600002A NL9600002A (nl) | 1983-08-29 | 1996-02-08 | Werkwijze en inrichting voor omzetting van digitale informatie. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157643A JPS6048645A (ja) | 1983-08-29 | 1983-08-29 | 情報変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6048645A true JPS6048645A (ja) | 1985-03-16 |
| JPH0548016B2 JPH0548016B2 (ja) | 1993-07-20 |
Family
ID=15654204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157643A Granted JPS6048645A (ja) | 1983-08-29 | 1983-08-29 | 情報変換装置 |
Country Status (17)
| Country | Link |
|---|---|
| US (1) | US4617552A (ja) |
| JP (1) | JPS6048645A (ja) |
| KR (1) | KR920005361B1 (ja) |
| AT (1) | AT394464B (ja) |
| AU (3) | AU576515B2 (ja) |
| BE (1) | BE900451A (ja) |
| BR (1) | BR8404315A (ja) |
| CA (1) | CA1224273A (ja) |
| CH (2) | CH661624A5 (ja) |
| DE (1) | DE3431777A1 (ja) |
| DK (1) | DK168782B1 (ja) |
| ES (3) | ES8703219A1 (ja) |
| FR (1) | FR2551277B1 (ja) |
| GB (3) | GB2146206B (ja) |
| IT (1) | IT1175662B (ja) |
| NL (1) | NL192362C (ja) |
| SE (3) | SE458165B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833471A (en) * | 1984-03-26 | 1989-05-23 | Canon Kabushiki Kaisha | Data processing apparatus |
| US4786890A (en) * | 1987-07-28 | 1988-11-22 | International Business Machines Corporation | Method and apparatus for implementing a PRML code |
| JPH01107373A (ja) * | 1987-10-21 | 1989-04-25 | Sony Corp | データ再生装置 |
| CA2019821C (en) * | 1988-12-28 | 1995-04-25 | Shoichi Takahashi | Signal conversion circuit |
| DE68920739T2 (de) * | 1989-08-16 | 1995-06-29 | Ibm | Daten-Kodierung für den Sofortstart von PRML-Empfängern. |
| EP0471130B1 (en) * | 1990-08-16 | 1995-12-06 | International Business Machines Corporation | Coding method and apparatus for pipelined and parallel processing |
| JP2691480B2 (ja) * | 1991-05-20 | 1997-12-17 | 富士通株式会社 | ２ｂ４ｂ符号則逆変換におけるディスパリティ検出回路 |
| DE69328642T2 (de) * | 1992-02-19 | 2001-01-11 | Mitsubishi Denki K.K., Tokio/Tokyo | Datenumsetzungsverfahren und Aufzeichnungs-/Wiedergabegerät zur Durchführung desselben |
| JP3224418B2 (ja) * | 1992-05-21 | 2001-10-29 | パイオニア株式会社 | 記録データ列２次変調方法 |
| DE69330957T2 (de) * | 1993-11-10 | 2002-04-04 | Stmicroelectronics S.R.L., Agrate Brianza | Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme |
| US5544178A (en) * | 1994-06-10 | 1996-08-06 | Cirrus Logic, Inc. | Method and apparatus for encoding data in a PRML class-IV digital communication channel |
| US5644601A (en) * | 1994-10-31 | 1997-07-01 | Symbol Technologies, Inc. | Method and apparatus for bias suppression in a VCO based FM transmission system |
| US6295010B1 (en) * | 1998-07-02 | 2001-09-25 | Seagate Technology, Llc | 8B/10B encoder system and method |
| JP2000105981A (ja) * | 1998-09-29 | 2000-04-11 | Toshiba Corp | データ変換方法および装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3562742A (en) * | 1966-05-04 | 1971-02-09 | Nippon Electric Co | Reversible code converter |
| US3810111A (en) * | 1972-12-26 | 1974-05-07 | Ibm | Data coding with stable base line for recording and transmitting binary data |
| DE2947874C2 (de) * | 1979-11-28 | 1985-03-21 | Institut für Rundfunktechnik GmbH, 8000 München | Einrichtung zum Aufzeichnen von Videosignalen in digitaler Form auf einen magnetischen Informationsträger sowie Einrichtung zum Abnehmen von in digitaler Form aufgezeichneten Videosignalen auf einem magnetischen Informationsträger |
| JPS57154610A (en) * | 1981-03-20 | 1982-09-24 | Fujitsu General Ltd | Digital modulating and demodulating system |
| JPS57176866A (en) * | 1981-04-24 | 1982-10-30 | Sony Corp | Encoder of binary signal |
| GB2109200B (en) * | 1981-09-15 | 1985-07-03 | British Broadcasting Corp | Digital data encoding |
| US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
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1983
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-
1984
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- 1984-08-24 CH CH4043/84A patent/CH661624A5/fr not_active IP Right Cessation
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