JPH03102929A - 同期デイジタル―マルチプレツクスハイアラーキのｓｔｍ―１信号に対する交叉接続法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は同期ディジタル・マルチプレックスハイアラ
ーキのＳＴＭ−１信号に対する交叉接続方法に関するも
のである． 〔従来の技術〕 交叉接続法におけるマルチプレックスおよびデマルチプ
レックス法はたとえばＣＣＩＴＴ勧告Ｇ．７０９、第１
．１／０．７０９図から、またヨーロッパ伝送標準イン
ステイテユートＥＴＳ　Ｉにおいて１９８９年４月２４
〜２８日、ブリュッセルでのＴＭ−３会ＩＩ（伝送およ
び多重化）の際に取り扱われたマルチプレックス構或か
ら公知である．ドイツ連邦共和国特許出願公開第３５１
１３５２ＡＩ号明細書から、プレシオクロン（ｐｌｅｓ
ｉｏｃｈｒｏｎ）広帯域ディジタル信号の分配のために
、これらの信号が中央クロックにより制欄されてパディ
ングのもとに状態信号を含む中間一ディジタル信号に変
換され、また交換マトリックス回路網の通過の後に再び
プレシオクロン広帯域ディジタル信号に逆変換される方
法および交換マトリックス装置は公知である． 以前の１つの提案（ドイツ連邦共和国特許出願公開第３
９２３１７２号明細書）によれば種々のマルチプレック
スレベルのデータブロックが、３８９１２ｋｂｉｔ／ｓ
　（Ｄ３９信号）の伝送ビット速度に対する固定マルチ
フレームのなかに組み入れられる交叉接続データブロッ
クに変換される．〔発明が解決しようとする課題〕 本発明の課題は、相異なるマルチプレックス構造のデー
タブロックを交叉接続データブロックに変換し得る方法
を提供することである．〔課題を解決するための手段〕 この課題を解決するため、本発明においては、各ＳＴＭ
−１信号が先ず３つのまたは４つの上位ユニットに、ま
たこれらが続いてそれぞれ個々の出力端を含む下位ユニ
ットに１５４４、６３１２、４４７３６、２０４８、８
４４８および（または）３４３６８ｋｂｉｔ／ｓ信号の
分離のため選択的に種々の経路を介して分解されるデマ
ルチプレックス法を多重に使用し、このデマルチプレッ
クス法を逆にするマルチプレックス法を多重に使用し、
交換マトリックス回路網を作動させるための方法を使用
する交叉接続法において、デマルチプレックス法のなか
でＳＴＭ−１信号が近似的に等しい大きさの仮想コンテ
ナ群に分解され、これらの仮想コンテナ群に、もはや必
要とされない追加信号を放棄して統一的な交換マトリッ
クス回路綱−人力信号を形成するため、それぞれ１つの
個別の交換マトリックス回路網−クロックマッチングポ
インタおよび個別の交換マトリックス回路綱−追加情報
が添えられ、交換マトリックス回路綱−人力信号の信号
内容により、かつ（または）回路網マネージメントによ
り制御されて、交換マトリックス回路網にそれぞれ上位
ユニットから発せられた交換マトリックス回路綱−人力
信号が供給され、交換マトリックス回路綱−人力信号の
仮想コンテナが交換マトリックス回路網−出力信号のな
かに受入れの前にＷ威替えされ、交換マトリックス回路
綱−追加情報が交換マトリックス回路網−出力信号から
取り出され、また評価され、交換マトリックス回路綱−
出力信号がＳＴＭ−１出力信号の形成のためにそれぞれ
マルチプレックス法を受けさせられ、交換マトリックス
回路綱−出力信号の信号内容により、かつ（または）回
路網マネージメントにより制御されて、その際に各１つ
の経路がマルチプレックス法のなかで選択されるもので
ある． 仮想コンテナ群は１つまたはそれ以上の仮想コンテナ、
下位システムユニットまたは下位システムユニット群か
ら戒っている． この方法により、１つの下位システムユニット群ＴＵＧ
−３１またはＴＵＧ−３２の構造から１つの下位システ
ムユニットＴＵ−３１またはＴＵ３２の構造への移行の
ための変換器が実現され得る．この方法は同じく同期デ
ィジタル−マルチプレックスハイアラーキに対するいわ
ゆるドロップーインサートーマルチプレクサの構威に適
している． 交換マトリックス回路綱−追加情報として交換マトリッ
クス回路網−フレーム識別ワード、交換マトリックス回
路網経路一アドレスおよび交換マトリックス回路綱−品
質監視情報が用意されていることは有利である． さらに、交換マトリックス回路綱−追加情報が交換マト
リックス回路網に供給される交換マトリックス回路綱−
人力信号にのみ添えられることは有利である． 有利な構戒例では、仮想コンテナ群１６ｘｖｃ一１２、
４ｘＶＣ−２２、ＩＸＶＣ−３１、２０ｘＶＣ−　１　
１および（または）５ＸＶＣ−２１、交換マトリックス
回路綱−クロックマッチングポインターＴＵ−　１　２
　ＰＴＲ　（ＫＦ）　、ＴＵ−　２　２ＰＴＲ　（ＫＦ
）　、ＴＵ−３　１　ＰＴＲ　（ＫＦ），ＴＵ−　１　
１　ＰＴＲ　（ＫＦ）および（または）ＴＵ２　１ＰＴ
Ｒ　（ＫＦ）および３８９１２ｋｂｉｔ／Ｓのビット速
度の交換マトリックス回路綱−人力信号および出力信号
（Ｄ３９）が用意されている．他の有利な構威例では、
仮想コンテナ群２８×ＶＣ−１１、７ｘＶＣ−２１、１
　ｘＶＣ　−　３　２および（または）２１ＸＶＣ−１
２、交換マトリックス回路網−クロックマッチングポイ
ンターＴＵ−１　１　ＰＴＲ　　（ＫＦ），ＴＵ−　２
　１　ＰＴＲ　　（ＫＦ）、ＴＵ−　３２ＰＴＲ　（Ｋ
Ｆ）および（または）ＴＵ−　１　２ＰＴＲ　（ＫＦ）
および５１９６８ｋｂｌｔ／Ｓのビット速度の交換マト
リックス回路綱−人力信号および出力信号（Ｄ５２）が
用意されている。

ＳＴＭ−１信号からそのＡＵ−４アドミニストレーシジ
ンユニットからＡＵ−４−ＰＴＲアドミニストレーシッ
ンユニットポインタの出力結合および評価のもとにＶＣ
−４仮想コンテナが取り出され、ＶＣ−４＝仮想コンテ
ナからそのＶＣ−４−　ＰＯＨ経路フレームヘッドの出
力結合および評価のもとにそのＣ−４−コンテナが取り
出され、またＣ−４コンテナがそれぞれＴＵ−３ｘ下位
システムユニットまたはＴＵＧ−３ｘ下位システムユニ
ット群から或る４つの選択対に分割される交換マトリッ
クス回路綱−人力側における方法に対して、各選択対が
２つの入力側で互いに接続されておりまた出力側で交互
に交換マトリックス回路網に通過接続可能である経路に
供給され、第１の経路でＴＵ−３ｘ下位システムユニッ
トからそのＶＣ−３ｘ仮想コンテナがＴＵＧ　−　３　
ｘ　−　ＰＴＲ下位システムユニットポインタの出力結
合および評価のもとに取り出され、またＶＣ−３ｘ仮想
コンテナにＴＵ−３χ一ＰＴＲ−　　（ＫＦ）交換マト
リックス回路網−クロックマッチングポインタおよび交
換マトリックス回路綱−追加情報（ＫＦＯＨ）が付加さ
れ、また第２の経路でＴＵＧ　−　３　ｘ下位システム
ユニットから固定パディング（ＦＳ）およびｍ個のＴＵ
Ｃ；−　１　ｙ　−　ＰＴＲ下位システムユニットポイ
ンタが評価のもとに取り出され、また残りのｍ個のｖｃ
−１７仮想コンテナにｍ個のＴＵ−１ｙ−ＰＴＲ−　　
（ＫＦ）交換マトリックス回路綱−クロックマッチング
ポインタおよび交換マトリックス回路綱−追加情報ＫＦ
ＯＨが交換マトリックス回路綱−人力信号（Ｄ３９、Ｄ
５２）の形或のために付加される（Ｘ−１かつｙ−２ま
たはＸ−２かつＹ−１）ことは有利である．その際に、
ＶＣ−３ｘ仮想コンテナが第１の経路から分岐する第３
の経路に供給され、第３の経路でＶＣ−３ｘ仮想コンテ
ナからそのＶＣ−３２ＰＯＨ経路フレームヘッドの出力
結合のもとにそのＣ−３ｘコンテナが取り出され、また
このＣ３ｘコンテナがＴＵＧ　−　３　ｘ下位システム
ユニット群の代わりに固定ＦＳバディングなしに第２の
経路の相応の第１の部分の切り離しのちとに第２の経路
の残りの部分に供給されることは有利である． Ｃ−４コンテナにＶＣ−４−仮想コンテナの形或のため
にそれぞれＶＣ−４−ＰＯＨ経路フレームヘッドが付加
され、またＶＣ−４仮想コンテナにＡＵ−４−アドξニ
ストレーシゴンユニットの形或のためにＳＴＭ−１信号
からそれぞれＡＵ４−ＰＴＲ−ポインタが付加されるそ
れぞれ４つの交換マトリックス回路網出力信号に対して
、４つの交換マトリックス回路綱−出力信号の群が形成
され、各交換マトリックス回路網−出力信号（Ｄ３９、
Ｄ５２）が２つの入力側で互いに接続されまた出力側で
交互に通過接続可能である経路に供給され、第１の経路
でＴＵ−３ｘ下位システムユニットの取得のために交換
マトリックス回路網追加情報ＫＦＯＨおよびＴＵ−３ｘ
−ＰＴＲ−（ＫＦ）交換マトリックス回路網−クロック
マッチングポインタが取り出され、またＴＵ−３ｘＰＴ
Ｒポインタが付加され、第２の経路でＴＵＧ−３ｘ下位
システムユニット群の取得のために交換マトリックス回
路網−追加情報ＫＦＯＨおよびｍ個のＴＵ−１３１−Ｐ
ＴＲ−　　（ＫＦ）交換マトリックス回路綱−クロック
マッチングポインタが取り出され、またｍ個のＴＵ−　
１　７−ＰＴＲポインタおよび固定パディングＦＳが付
加され、また４つの選択対の各々のＴＵ−３ｘ下位シス
テムユニットもしくはＴＵＧ−　３ｘ下位システムユニ
ット群がそれぞれＣ−４コンテナに挿入される（Ｘ−１
かつｙ−２またはＸ−２かつＹ−１）ことは有利である
， その際に、ＴＵＧ−　３　ｘ下位システムユニット群が
固定パディングＦＳなしに第２の経路からｍ個のＴＵ−
１ｙ−ＰＴＲポインタの人力結合の後に分岐する第３の
経路に供給され、第３の経路でＣ−３ｘコンテナにＶＣ
−３ｘ仮想コンテナの形成のためにＶＣ　−　３　ｘ　
−　ＰＯＨ経路フレームヘッドが付加され、またこのＶ
Ｃ−３ｘ仮想コンテナがＴＵ　−　３　ｘ　−　ＰＴＲ
ポインタの受入れのために第１の経路の相応の第１の部
分の切り離しのちとに第１の経路の残りの部分に供給さ
れることは有利である． 第１および第２の経路を有する変形例において、等しい
方法過程が両経路でそれぞれ１つの装置により時分割多
重化で行われることは有利である．その際に、切換過程
が信号内容により、かつ（または）回路網−マネージメ
ントによりレリーズされることは有利である． 方法過程がマイクロプロセッサにより制御され、または
集積回路で行われることは有利である．〔実施例〕 第１図にはＣＣＩＴＴ勧告Ｃ，．７０９、第１．１／０
．７０９図によるマルチプレンクス構造が示されている
。ＡＵはアドミニストレーシヲンユニット、Ｃはコンテ
ナ、Ｈばディジタル信号、ＳＴＭは同期輸送モジュール
、ＴＵは下位システムユニット（従属ユニット）、ＴＵ
Ｇは下位システムユニット群（従属ユニット群）、また
ＶＣは仮想コンテナである． 伝送すべきディジタル信号は入力節点で同期回路網に正
のパディングによりコンテナＣ−ｎのなかに挿入される
．各コンテナは経路フレームヘッド（経路オーバーヘッ
ド）ＰＯＨの付加により、周期的に伝送される仮想コン
テナＶＣ−ｎとして補われる。仮想コンテナの第１のバ
イトは、時間的位置が伝送フレームのなかで固定されて
いるポインタＰＴＨにより示される．このようなものと
して一般により高いハイアラーキ段の仮想コンテナが用
いられる．仮想コンテナＶＣ−ｎはそれに対応付けられ
ているポインタにより下位システムユニットＴＵ−ｎを
形成する．これらの等しい構戒の多くが再び下位システ
ムユニット群ＴＵＧ−ｎにまとめられ得る。上記のＣＣ
ＩＴＴ勧告では下位システムユニット群として北米の１
．５ＭｂｉＬ　／　ｓハイアラーキに対するＴＵＧ−２
１およびなかんずくヨーロッパで通常の２Ｍｂｉｔ／ｓ
ハイアラーキに対するＴＵＧ　−　２　２があげられて
いる． 第１図には、マルチプレックスまたはデマルチプレック
スを可能とする種々の経路が示されている。たとえば６
４のＨ１２信号が直接に、もしくは仮想コンテナＶＣ’
−３１を経て迂回して、また下位システムユニットＴＵ
−３１を形成して仮想コンテナＶＣ−４に挿入される． 第２図およびＣＣＩＴＴ勧告Ｃ−７０９、第３．１３／
Ｇ．７０９図に示されているように、下位システムユニ
ットＴＵ−１２またはＴＵ−２２はマルチフレームのな
かで各５００，１／Ｓに分割されている．このようなも
のは１２５μｓの周期を有する４つのフレームを含んで
いる．各フレームの第１　（Ｄハイ｝　Ｖ　１、ｖ２、
Ｖ３およびＶ４はＣＣｒＴＴ勧告Ｇ．７０９に規定され
ている．バイト■１は常にマルチフレームの第１の行に
位置している．仮想コンテナＶＣ−３１または仮想コン
テナＶＣ−４の経路フレームヘッドＰＯＨはマルチフレ
ームをバイトＨ４により決定する．第１の行はパイ｝Ｊ
ｌにより特徴付けられる．仮想コンテナＶＣ−４への下
位システムユニット群ＴＵＧ−２２の直接挿入の際には
仮想コンテナＶＣ−４の経路フレームヘッドＰＯＨがバ
イトＶｎの位置を決定し、他方において仮想コンテナＶ
Ｃ−３１を介しての挿入の際には仮想コンテナＶＣ−３
１の経路フレームヘッドＶＣ−３　Ｉ　ＰＯｆ｛がバイ
トＶｎの配置を決定する． 両経路はそれらの利点および欠点を有する．しかし、た
とえば一方の経路の１６の下位システムユニット群ＴＵ
Ｇ−２２から他方の経路の４つの下位システムユニット
ＴＵ−３１を形成する変換器を接続のなかに挿入しない
ならば、接続の両端に等しいマルチプレックス装置を必
要とする。このことは最大１６の８　４　４　８　ｋ　
ｂ　ｉ　ｔ　／　ｓ信号または８４４８および２　０　
４　８　ｋ　ｂ　ｌ　ｔ　／　ｓ信号の混合（Ｈ１２信
号）の伝送に対しても当てはまる．相応のことが第１−
の上側部分の１．５Ｍｂｉｔ／Ｓハイアラーキに対する
２１の下位システムユニット群ＴＵＣ；−２１または３
つの下位システムユニットＴＵ−３１を介しての仮想コ
ンテナｖＣ４の構戒に対しても当てはまる． ３４３６８ｋｂｉｔ／ｓ信号（Ｈ２１信号）は仮想コン
テナＶＣ−３１および下位システムユニットＴＵ−３１
を介しての経路にのみ挿入され得る．ｎＸ４下位システ
ムユニット群ＴＵＧ−２２と４−ｎ下位システムユニッ
トＴＵ−３１との混合（ｎｍｌ、■、３または４）はＣ
ＣＩＴＴ勧告Ｇ．７０９には予定されていない． ＥＴＳＴの第３図による装置は第１図による装置から、
下位システムユニット群ＴＵＧ−２２から仮想コンテナ
ＶＣ−３１および下位システムユニットＴυ−３１を介
して仮想コンテナＶＣ−４への経路が省略されている点
で相違している．他方において、仮想コンテナＶＣ−４
をｎＸ４下位システムユニット群ＴＵＧ−２２および４
−ｎ下位システムユニットＴＵ−３１の混合により構或
することが可能である．４つの下位システムユニット群
ＴＵＧ−２２は下位システムユニット群ＴＵＧ−３１を
形成する．これは、下位システムユニットＴＵ−３１と
異なり、固有のポインタを有しておらず、また共通の経
路フレームへ・ツドも有していない．しかし、下位シス
テムユニット群ＴＵＧ−３１に付属の下位システムユニ
ットＴＵ−１２またはＴＵ−２２のポインタは規則的に
配置されている．その位置は仮想コンテナＶＣ・４の経
路フレームヘッドＶＣ−４ＰＯＨにより決定されている
．このような混合ではコンテナＣ−４の最初の４つの列
はＴＵ−３１ポインタまたは固定パターン（パディング
）を含んでいる．第４図には、仮想コンテナＶＣ−　４
のなかに交互に２つの下位システムユニット群ＴＵＧ−
３１、１つの下位システムユニットＴＵ−３１および第
３の下位システムユニット群ＴＵＧ−３１が列状に挿入
される１つの例が示されている．固定的にバディングさ
れたバイト（固定されたスタッフ（Ｓｔｏｆｆ）　）お
よびポインタＴＵ−３１−ＰＴＲを有する最初の４つの
列の評価により、それが下位システムユニット群ＴＵＧ
−３１か下位システムユニッ！−ＴＵ−３１かに関する
知識が得られる．右下に示されている仮想コンテナＶＣ
−３１は列状に交互に４つの列の第３の列のなかに経路
フレームヘッドＶＣ−４−ＰＯＨの後に挿入され、その
際にバイトＪ１の位置はポインタＴＵ−３１ＰＴＨによ
り記述される．下位システムユニット群ＴＵＧ−３１は
第１、第２および第４の列のなかでそれぞれバイトｖ１
により開始し、それらのうちこの例では４８が存在する
． ドロップーインサートーマルチブレクサの場合のように
ディジタル交叉接続の場合には、新しい出力信号にまと
められるべきすべての信号がクロックおよび出力信号の
フレームに同期化されなければならない．同期一デイジ
タルーマルチプレツクスハイアラーキでは回路網節点の
すべての出力信号ＳＴＭ−１は等しいクロックおよび等
しいフレームを有する．従って、閉じられ渡され下位シ
ステムユニットに分解されまた交換マトリックスの後で
新たに合戒されるすべての信号は合戒の前に互いに同期
化されなければならない．１１５ａ図には、交換マトリ
ックス回路網に入力側で接続されているデマルチブレク
サが示されている．この装置はＡＵ−４−ＰＴＲ出力結
合器および出力評価器２と、ＶＣ−４−ＰＯＨ出力結合
器および出力評価器４と、同期化装置を有するコンテナ
ーデマルチプレクサ６と、並列分岐器７と、ＴＵ−　３
　ｘ　−　ＰＴＲ出力結合器および出力評価器８、ＴＵ
−３ｘ交換マトリックス回路網−クロックマッチングポ
インタ一人力結合器１０および交換マトリックス回路綱
−追加情報一挿入装置１２を有する第１の経路と、固定
−パディングバイト出力結合器ｌ４、多重−’ｒｕ−ｔ
ｙ−ｐ’ｒＲ出力結合器および評価器ｌ６、多重−Ｔｕ
−ｉｙ交換マトリックス回路綱−クロックマッチングポ
インタ一人力結合および同期化装置１８および交換マト
リックス回路綱−追加情報一挿入装置２０を有する第２
の経路と、さらに信号切換スイッチ２２とを含んでいる
．ユニット７ないし２２は２−Ｍｂｉｔ／ｓハイアラー
キに対して４重に、また１．５−Ｍｂｉｔ／ｓハイアラ
ーキに対して３重に存在しており、このことは前者に対
して同期化装置を有するコンテナーデマルチブレクサ６
の４つの出力端により示されている．ヨーロッパのハイ
アラーキに対してはｘ−１かつｙ−ｚが当てはまり、米
国のハイアラーキに対してはＸ　ｍ　２かつｙ−ｉが当
てはまる．各クロックマッチングに対して必要なバッフ
ァメモリはここでは、また後続の図では、図を見易くす
るために示されていない．入力端１には同期輸送モジュ
ールＳＴＭ−１のＡＵ−４アドミニストレーシヲンユニ
ットが供給される。ＡＵ−４−ＰＴＲ出力結合器および
評価器２からＡＵ−４−ＰＴＲポインタが出力端３を介
して出力結合されかつ評価される．残りのＶＣ−４仮想
コンテナは、ＶＣ−４−ＰＯＨ経路フレームヘッドを評
価してその出力端５に発するｖＣ４−ＰＯＨ出力結合器
および評価器４に到達する．コンテナ開始およびマルチ
フレーム状態に関する情報は後続の回路６、８、１４、
１６、１８および２０に報知される．Ｃ−４コンテナは
同期化装置を有するコンテナーデマルチプレクサ６に到
達する．このなかでＣ−４コンテナは２Ｍｂ　ｉｔ　／
　ｓハイアラーキに対しては４つの、また１．５Ｍｂｉ
ｔ／ｓハイアラーキに対しては３つのＴＵ−３ｘ下位シ
ステムユニット、４つのＴＵＧ−３Ｘ下位システムユニ
ット群または双方の混合に分割される．４つの並列分岐
器７にはそれぞれＴＵ３ｘ下位システムユニットもしく
はＴＵＧ−３Ｘ下位システムユニット群が供給される．
第１の経路内のＴＵ−３ｘ−ＰＴＲ出力結合器および評
価器８および第２の経路内の固定・パディングバイト出
力結合器１４のなかで、ＴＵ−３ｘ　−　ＰＴＲポイン
タが存在するか、固定のパディングバイ｝ＦＳが存在す
るかが検査される，ＴＵ−　３　ｘ　−　ＰＴＲポイン
タが存在すれば、これが評価されて出力端９を介して発
せられる。コンテナ開始およびマルチフレーム状態に関
する情報は後続の回路１０および１２に報知される．固
定のパディングバイ｝ＦＳが存在すれば、これらが出力
端１５を介して発せられる． ＴＵ−　３ｘ　−　ＰＴＲ出力結合器および評価器８の
出力端に、場合によっては、ＶＣ−３ｘ仮想コンテナが
その源クロックを得られる．このＶＣ−３ｘ仮想コ・ン
テナはＴＵ−３ｘ交換マトリックス回路綱−クロックマ
ッチングポインタ入力結合器１０のなかで局部的な回路
網節点クロックから導き出された交換マトリックス回路
網クロックにＴＵ　−　３　ｘ　−　ＰＹＲ　−　　（
ＫＦ）ポインタの挿入のもとにクロックマッチングのた
めに同期化され、また入力端ｌ３に交換マトリックス回
路綱−追加情報ＫＦＯＨを有する交換マトリックス回路
綱−追加情報一挿入装置ｌ２のなかで交換マトリックス
回路網−マルチフレームに挿入される．出力端２３が信
号切換スイッチ２２を介して交換マトリックス回路綱−
追加情報一挿入装置１２の出力端と接続されていれば、
出力端にはｘ−１に対してはＤ３９ディジタル信号が、
またｘ−２に対してはＤ５２ディジタル信号が得られる
．これは図示されていないデマルチブレクサにＶＣ−３
ｘ仮想コンテナの分解のために、もしくは第５ｂ図によ
るマルチブレクサに新しいＡＵ−４７ド壽ニストレ一シ
ッンユニットの構戒のために供給される．しかし、固定
−パディングバイトー出力結合器１４のなかで固定のパ
ディングバイトが認識されると、その主出力端に１６の
ＴＵ−１２下位システムユニットもしくは２８のＴＵ−
１１下位システムユニット（ｍ個のＴＵ−１ｙ一下位シ
ステムユニット）から威るＴＵＧ　−　３　ｘ下位シス
テムユニット群が生ずる．多重−ＴＵ−１ｙ−ＰＴＲ出
力結合器および評価器１６のなかでｍ個のＴＵ−１　７
　−　ＰＴＲポインタが評価され、出力端１７を介して
発せられる．多重−ＴＵ−１ｙ−ＰＴＲ出力結合器およ
び評価器１６からｍ個のＶＣ−１ｙ仮想コンテナが多重
−ＴＵ−１ｙ９−換マトリックス回路網−クロックマッ
チングポインタ一人力結合および同期化装置ｌ８に到達
する．そこでそれらはｍ個のＴＵ−１ｙ−ＰＴＲ−　（
ＫＦ）ポインタの挿入のもとに局部的な交換マトリック
ス回路網クロックに同期化され、また交換マトリックス
回路網−追加情報一挿入装置２０のなかで交換マトリッ
クス回路綱−追加情報ＫＦＯ｝Ｉの供給のもとに入力端
２１を介して交換マトリックス回路網マルチフレームの
なかへ埋め込まれる．いま信号切換器２２が出力端２３
を交換マトリックス回路綱−追加情報一挿入装置２０の
主出力端と接続すると、同じくＤ３９またはＤ５２ディ
ジタル信号が出力端２３に到達する． 交換マトリックス回路綱−追加情報一挿入装置２０が、
ｍ個のＶＣ−１ｙ仮想コンテナの時間的順序を変更し得
る“ルーター″機能（時間一交換マトリックス回路網）
をも含んでいることは目的にかなっている。

いま出力端２３に得られたＤ３９またはＤ５２ディジタ
ル信号はタイムスリット制御される交換マトリックス回
路網を介して、図示されていないデマルチプレクサに、
個々のＶＣ−１ｙ仮想コンテナをＣ−　１ｙコンテナを
介してプレシオクロン信号Ｈ１ｙに分解するために、も
しくは第５ｂ図によるマルチブレクサに新しいＡＵ−４
７ドξニストレーシゴンユニットの構或のために供給さ
れ得る。

第５ｂ図には交換マトリックス回路網の送信側に対する
マルチブレクサが示されている．この装置は並列分岐器
２５と、交換マトリックス回路網−追加情報一出力結合
装置２６、ＹＵ−３ｘ交換マトリックス回路綱−クロッ
クマッチングポインター出力結合器および評価器２８お
よびＴＵ−３ｘ　−　ＰＴＲ入力結合器３０を有する第
１の経路と、信号切換器３２と、コンテナーマルチプレ
クサ３３と、ＶＣ−４−ＰＯＨ入力結合器３４と、ＡＵ
−　４　−　ＰＴＲ入力結合器３６と、交換マトリック
ス回路綱−追加情報一出力結合装置３９、多重一’ｒ−
ｕ−ｔｙ交換マトリックス回路網−クロックマッチング
ポインター出力結合器および評価器４１、多重−ＴＵ−
ＩＰ−ＰＴＲ人力結合器４３および固定−パディングバ
イト一人力結合器４５を有する第２の経路とを含んでい
る． マルチプレックス法は第５ｂ［ｍによるデマルチブレク
サの場合と逆に進行する．先ず交換マトリックス回路綱
−追加情報一出力結合装置２６のなかで交換マトリック
ス回路綱−追加情報ＫＦＯＨが出力結合され、評価され
、また出力端２７を介して発せられる，ＴＵ−３ｘ交換
マトリックス回路網−クロックマッチングポインター出
力結合器および評価器２８のなかでＴＵ−３ｘ−ＰＴＲ
−（ＫＦ）ポインタが評価され、また出力端２９を介し
て発せられる．残りのＶＣ−３ｘ仮想コンテナにＴＵ　
−　３　ｘ　−　ＰＴＲ入力結合器３０のなかで入力端
３１を介してＴＵ−３ｘ−ＰＴＲポインタが付加される
．しかし、この際にバディングによるクロックマッチン
グは必要でない．なぜならば、すべてのＤ３９またはＤ
５２ディジタル信号が交換マトリックス回路網の前で既
に回路網節点クロックに同期化されたからである． 交換マトリックス回路綱−追加情報一出力結合装置３９
のなかでＤ３９またはＤ５２ディジタル信号において交
換マトリックス回路綱−追加情報ＫＦＯＨが評価され、
また出力＃８４０を介して発せられる．残りのｍ個のＴ
Ｕ−１ｙ一下位システムユニットは多重一Ｔｕ−ｔｙ一
交換マトリックス回路綱−クロックマッチングポインタ
ー出力結合器および評価器４１に到達し、そこでｍ個の
ＴＵ−１ｙ−ＰＴＲ−　（ＫＦ）ポインタが評価され、
出力端４２を介して発せられる．ここでもパディングに
よるクロックマッチングは必要でない．なぜならば、す
べての０３９またはＤ５２ディジタル信号が交換マトリ
ックス回路網の前で既に回路網節点クロックに同期化さ
れたからである．残りのｍ個のＶＣ−１ｙ仮想コンテナ
には多重−ＴＵ−１ｙ−ｐ’ｒＲ入力結合器４３のなか
に入力端４４を介してｍ個のＴＵ−１ｙ−ＰＴＲポイン
タが供給される．発せられたＴＵＧ−　３ｘ下位システ
ムユニット群のなかに固定−パディングバイト一人力結
合器４５のなかでバディングバイトＦＳが付加される． 信号切換器３２の位置はＤ３９またはＤ５２信号の信号
内容に従い、または回路綱−マネージメントにより決定
される．コンテナーマルチブレクサ３３のなかで２Ｍｂ
ｔｔ／ｓハイアラーキに対して４つの、また１．　５　
Ｍ　ｂ　ｉ　ｔ　／　Ｓ　ハイアラーキに対して３つの
ＴＵ−３ｘ下位システムユニットおよび（または）ＴＵ
Ｇ−３ｘ下位システムユニット群のバイトごとのインタ
ーレースが行われる．ＶＣ−４−ＰＯＨ入力結合器３４
のなかでＣ−４コンテナに入力端３５を介してＶＣ−４
−ＰＯＨ経路フレームヘッドが挿入される．こうして形
成されたＶＣ−４仮想コンテナにＡＵ−４−ＰＴＲ入力
結合器３６のなかで入力端３７を介してＡＵ４−ＰＴＲ
ポインタが挿入され、従って出力端３８に同期輸送モジ
ュールＳＴＭ−１のＡＵ−４ーアドミニストレーシゴン
ユニットが発せられ得る． 第５ａ図中に示されているデマルチブレクサおよび第５
ｂ図中に示されているマルチブレクサは、第３図による
ＥＴＳ　Ｉ提案のＴＵＧ〜３ｘ下位システムユニット群
の節点における信号に対する“ドロップおよびインサー
ト″機能、“ルーティング機能および交叉接続に適して
いる． 第６ａ図および第６ｂ図中に示されている追加的な機能
により、第１図によるＴＵＧ−２ｙ下位システムユニッ
ト群もＶＣ−３ｘ仮想コンテナおよびＴＵ−３ｘ下位シ
ステムユニットを介してＶＣ−４仮想コンテナのなかに
導かれ、相応の仕方で取り扱われ得る． 第６ａ図によるデマルチプレクサは第５ａ図によるデマ
ルチブレクサと異なり、追加的に、並列分岐器４７、Ｖ
Ｃ　−　３　ｘ　−　ＰＯＨ出力結合器４８および信号
切換器５０を有する第３の経路を含んでいる，第６ｂ図
によるマルチブレクサは第５ｂ図によるマルチプレクサ
と異なり、追加的に、信号切換器５１、ＶＣ−３ｘ−Ｐ
ＯＨ入力結合器５２および並列分岐器５４を有する第３
の経路を含んでいる，ＶＣ−３ｘ仮想コンテナが閉じら
れた形態で通過接続されるべきであれば、経路はユニッ
ト４７、１０，１２および２２または２５、２６、２８
および５ｌを経て通ずる．しかしＶＣ−３ｘ仮想コンテ
ナがそのＴＵ−１７下位システムユニットに分解される
べきであれば、経路はユニット４７、４８、５０、１６
、ｌ８、２０および２２または２５、３９、４１、４３
、５４、５２および５１を経て能動化される．ＶＣ−３
ｘ−Ｐ０Ｈ出力結合器４８のなかでＶＣ−３ｘ仮想コン
テナから出力端４９を介してＶＣ　−　３　ｘ　−　Ｐ
ＯＨ経路フレームヘッドが取り出され、かつ評価される
．これはＣ−３ｘコンテナに対して出発バイトおよびマ
ルチフレーム所属を示す，Ｃ−３ｘコンテナの内容はＴ
ＵＧ−３Ｘ下位システムユニット群と等しい構或を有し
、従って第５ａ図中のようにユニット１６、１８および
２０を介してさらに扱われ得る。

相応に、第６ｂ図中ではＶＣ−　３ｘ　−　ＰＯＨ入力
結合器５２に入力端５３を介してＶＣ−３ｘ−ＰＯＨ経
路フレームヘッドが付加される．第５ａ図、第５ｂ図、
第６ａ図および第６ｂ図中に示されているそれぞれ第１
および第２の経路の機能はほぼ一敗している．すなわち
第５ａ図および第５ｂ図ではユニット８および１４のな
かで到来するＴＵ−３ｘ一下位システムユニットのポイ
ンタ列が検査され、かつ抽出される．ユニット１０およ
び１８は交換マトリックス回路網クロックおよびマルチ
フレームに同期化されたＴＵ−３ｘ　−　ＰＴＲ　−　
　（ＫＦ）ポインタの挿入の役割をし、またユニット１
２および２０は交換マトリックス回路綱−追加情報ＫＦ
Ｏ｝｛の挿入の役割をする．相応のことが第５ｂ図およ
び第６ｂ図中のマルチブレクサ側に対しても当てはまる
． 第７図には、これらの並列機能がそれぞれ単独の機能ユ
ニットにより実行される装置が示されている。これらは
２つの元の参照符号を斜線により結び付けた参照符号を
付されている，ＶＣ−３χ−　ＰＯＨ出力結合器４８′
およびＶＣ−３ｘ−Ｐ○Ｈ入力結合器５２′はそれぞれ
第１および第２の経路に対する通過接続機能をも受け持
たなければならない． 入力端１に到来するＡＵ−４アドミニストレーシヲンユ
ニットは装置２、４および６のなかで前処理され、回路
網節点クロックに同期化され、そのＴＵ−３χ下位シス
テムユニットまたはクロックに同期化され、そのＴＵ　
−　３　ｘ下位システムユニットまたはＴＵＧ−　３Ｘ
一下位システムユニット群に分割される。ユニット８／
１４のなかで、第１のポインタ列がＴＵ−３ｘ−ＰＴＲ
ポインタを含んでいるか固定のパディングバイトＦＳを
含んでいるかがｎ認される．第１の場合には列の最初の
３つのバイトのみが評価され、また信号に取り出される
．それに対して第２の場合には９つのバイトを有するす
べての列が取り出される．ＴＵ−３ｘ下位システムユニ
ットまたはＴＵＧ−３χ下位システムユニット群がさら
にたとえばそのｍ個のＴＯ−１７下位システムユニット
に分解されるべきであれば、先ずＴＵ　−　３　ｘ下位
システムユニットに対してＶＣ　−　３　ｘ　−　ＰＯ
Ｈ経路フレームヘッドがユニット４８′のなかで分解さ
れる。この段階はＴＵＧ−３ｘ下位システムユニット群
では省略される。続いてユニット１６のなかでｍ個のＴ
Ｕ−　１　７−ＰＴＲポインタがＶＣ−４−ＰＯＨ経路
フレームヘッドまたはＶＣ−３ｘ−ＰＯＨ経路フレーム
ヘッドからのバイトＨ４の助けのちとに評価されなけれ
ばならない．ユニット１０／１８のなかで交換マトリッ
クス回路網クロックおよびマルチフレームへの同期化お
よび交換マトリックス回路網のＴＵ−　３　ｘ　−　Ｐ
ＴＲ　−　（ＫＦ）ポインタまたはＴＵ−１７−ＰＴＲ
−　（ＫＦ）ポインタの挿入が行われる．ユニット１　
２／２　０のなかの交換マトリックス回路綱−追加情報
ＫＦＯＨの付加によりＤ３９またはＤ５２信号が形成さ
れる。

逆方向のマルチプレックス信号の構或は入力端２４と出
力端３８との間で相応に行われる．すべての１！能ユニ
ットはバスシステム５７を介して、端子５６を介して回
路網マネージメントシステムと接続されているマイクロ
プロセッサ５５により制御される．

【図面の簡単な説明】

第１図は第１のマルチプレックス構造を示す図、第２図
は１つの下位システムユニットーマルチフレームを示す
図、第３図は第２のマルチプレックス構造を示す図、第
４図は１つの下位システムユニットＴＵ−３１および３
つの下位システムユニット群ＴＵＧ＝３１を有する１つ
の仮想コンテナＶＣ−４を示す図、第５ａ図は第１のデ
マルチブレクサを示す図、第５ｂ図は第１のマルチブレ
クサ回路を示す図、第６ａ図は第２のデマルチプレクサ
を示す図、第６ｂ図は第２のマルチブレクサを示す図、
第７図は１つの共通に制御される第２のデマルチブレク
サおよびマルチブレクサを示す図である． １・・・デマルチブレクサ入力端 ２・・・ＡＵ−４−ＰＴＲ出力結合器および評価器３・
・・ＡＵ−　４　−　ＰＴＲ出力端４・・・ＶＣ−４−
ＰＯＨ出力結合器および評価器５−ＶＣ−４−ＰＯＨ出
力端 ６・・・コンテナーデマルチプレクサおよび同期化装置 ７・・・並列分岐器 ８・・・ＴＵ−３χ−ＰＴＲ出力結合器および評価器 ９＝４’Ｕ−３ｘ−ＰＴＲ出力端 １０・・・ＴＵ−３ｘ交換マトリックス回路網−クロッ
クマッチングポインタ一一人力結合器１１・・・ＴＵ−
３ｘ交換マトリックス回路網−クロックマッチングポイ
ンタ一一人力端 １２・・・交換マトリックス回路網−追加情報一掃入装
置 １３・・・交換マトリックス回路綱−追加情報一人力端 ｌ４・・・固定−パディングバイトー出力結合器１５・
・・固定−パディングバイトー出力端１６・・・多重−
ＴＵ−１７−ＰＴＲ出力結合器および評価器 ｌ７・・・多重−ＴＵ−ｍｙ−ＰＴＲ出力端１８・・・
多重−’ｒｕ−ｉｙ交換マトリックス回路網−クロック
マッチングポインタ一一人力結合および同期化装置 １９・・・多重−ＴＵ−１ｙ交換マトリックス回路綱−
クロックマッチングポインタ一一人力端 ２０・・・交換マトリックス回路綱−追加情報一挿入装
置 ２ｌ・・・交換マトリックス回路網−追加情報一人力端 ２２・・・信号切換スイッチ ２３・・・デマルチブレクサ出力端 ２４・・・マルチブレクサ人力端 ２５・・・並列分岐器 ２６・・・交換マトリックス回路綱−追加情報一出力結
合装置 ２７・・・交換マトリックス回路綱−追加情報一出力端 ２８・・・ＴＵ−３ｘ交換マトリックス回路網−クロッ
クマッチングポインタ一一出力結合器および評価器 ２９・・・ＴＵ　−　３　ｘ交換マトリックス回路網−
クロックマッチングポインタ一一出力端 ３０・・・ＴＵ−　３　ｘ　−　ＰＴＲ入力結合器３１
−ＴＵ　−　３　ｘ　−　ＰＴＲ人力端３２・・・信号
切換スイッチ ３３・・・コンテナーマルチブレクサ ３４・ＶＣ−４−ＰＯＨ入力結合器 ３　５＝ｌ／Ｃ　−　４　−　ＰＯＨ入力！３６・・・
ＡＵ−４−ＰＴＲ入力結合器３７・・・ＡＵ−４−ＰＴ
Ｒ入力端 ３８・・・マルチブレクサ出力端 ３９・・・交換マトリックス回路綱−追加情報一出力結
合装置 ４０・・・交換マトリックス回路綱−追加情報一出力端 ４１・・・多重−ＴＵ−１ｙ交換マトリックス回路網−
クロックマッチングポインタ一一出力結合器および評価
器 ４２・・・多重−ＴＵ−１ｙ一交換マトリックス回路綱
−クロックマッチングポインタ一一出力端 ４３・・・多重−ＴＵ−　１　ｙ−　ＰＴＲ人力結合器
４４・・・多重−ＴＵ−１ｙ−ＰＴＲ入力端４５・・・
固定−パディングバイト入力結合器４６・・・固定一バ
ディングバイト入力端４７・・・並列分岐器 ４Ｂ−ＶＣ−　３　ｘ　−　ＰＯＨ出力結合器４８’　
・ＶＣ−３ｘ−ＰＯＨ出力結合器および通過接続装置 ４　９・−ＶＣ　−　３　ｘ　−　ＰＯＨ出力端５０・
・・信号切換スイッチ ５１・・・信号切換スイッチ ５　２・・ＶＣ　−　３　ｘ　−　ＰＯＨ人力結合器５
２’−’ＪＣ−　３　ｘ　−　ＰＯＨ入力結合器および
通過接続装置 ５３・ＶＣ−　３　ｘ　−　ＰＯＨ入力端５４・・・並
列分岐器 ５５・・・マイクロプロセッサ ５６・・・マイクロプロセッサ端子 ５７・・・バス ＡＵ・・・アドミニストレーシゴンユニットＣ・・・コ
ンテナ Ｄ３９・・・ディジタル信号３８９１２ｋｂｉｔ／Ｓ Ｄ５２・・・ディジタル信号５１９６８ｋｂｉｔ／Ｓ ＦＳ・・・固定−パディングバイト（固定スタッフ）Ｈ
・・・ディジタル信号 ＫＦ・・・交換マトリックス回路網 ＫＦＯＨ・・・交換マトリックス回路綱−追加情報（オ
ーバーヘッド） ＰＯＨ・・・経路フレームヘッド（経路オーバーヘッド
） ＰＴＲ・・・ポインター ＳＯＨ・・・セクシッンヘッド（セクションオーバーヘ
ッド） ＳＴＭ・・・同期輸送モジュール ＴＵ・・・下位システムユニット（従属ユニット）ＴＵ
Ｇ・・・下位システムユニット群（従属ユニット群） ＶＣ・・・仮想コンテナ ＦＩＧ２ ＶＣ−１１　ＶＣ−１２　ＶＣ−２１　ＶＣ−２２２６ ’１５　　１０７　　１４３ ２６ ３５ １０７ １ｌ４３ ２６ ３５ １０７ １Ｉ４３ ２６ ３５ １０７ １０ ＋０４　　１１４Ｄ　　Ｉ４２Ｂ　　５７２ｂｙｔｅ／
５００　，ＬＩＳ

Claims (1)

1. 【特許請求の範囲】 １）同期−ディジタル−マルチプレックスハイアラーキ
   のＳＴＭ−１信号に対する交叉接続法であって、 各ＳＴＭ−１信号が先ず３つの（ＡＵ−３２、ＴＵ−３
   ２、ＴＵＧ−３２）または４つの（ＡＵ−３１、ＴＵ−
   ３１、ＴＵＧ−３１）上位ユニットに、またこれらが続
   いてそれぞれ個々の出力端（ＶＣ−３２、ＶＣ−３１）
   を含む下位ユニット（ＴＵＧ−２１、ＴＵ−１１、ＴＵ
   −１２、ＴＵＧ−２２、ＴＵ−１２、ＴＵ−２２）に１
   ５４４、６３１２、４４７３６、２０４８、８４４８お
   よび（または）３４３６８ｋｂｉｔ／ｓ信号の分離のた
   め選択的に種々の経路を介して分解されるデマルチプレ
   ックス法を多重に使用し、 このデマルチプレックス法を逆にするマルチプレックス
   法を多重に使用し、 交換マトリックス回路網を作動させるための方法を使用
   する 交叉接続法において、 デマルチプレックス法のなかでＳＴＭ−１信号が近似的
   に等しい大きさの仮想コンテナ群に分解され、 これらの仮想コンテナ群に、もはや必要とされない追加
   信号を放棄して統一的な交換マトリックス回路網−入力
   信号を形成するため、それぞれ１つの個別の交換マトリ
   ックス回路網−クロックマッチングポインタおよび個別
   の交換マトリックス回路網−追加情報が添えられ、 交換マトリックス回路網−入力信号の信号内容により、
   かつ（または）回路網マネージメントにより制御されて
   、交換マトリックス回路網にそれぞれ上位ユニットから
   発せられた交換マトリックス回路網−入力信号が供給さ
   れ、 交換マトリックス回路網−入力信号の仮想　コンテナが
   交換マトリックス回路網−出力信号のなかに受入れの前
   に編成替えされ、　 交換マトリックス回路網−追加情報が交換マトリックス
   回路綱−出力信号から取り出され、また評価され、　 交換マトリックス回路網−出力信号がＳＴＭ−１出力信
   号の形成のためにそれぞれマル　チプレックス法を受け
   させられ、　 交換マトリックス回路網−出力信号の信号　内容により
   、かつ（または）回路網マネージメントにより制御され
   て、その際に各１つの経路がマルチプレックス法のなか
   で選択される ことを特徴とする同期ディジタル−マルチプレックスハ
   イアラーキのＳＴＭ−１信号に対する交叉接続法。