JPH0310321A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH0310321A JPH0310321A JP14603189A JP14603189A JPH0310321A JP H0310321 A JPH0310321 A JP H0310321A JP 14603189 A JP14603189 A JP 14603189A JP 14603189 A JP14603189 A JP 14603189A JP H0310321 A JPH0310321 A JP H0310321A
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- Japan
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- gate
- input
- carry
- signal
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各種演算を実行する演算回路に関する。
第２図は複数桁（ビット）の２つの入力信号Ｘ。
Ｙの演算におけるｉビット目すなわち第１桁の算術論理
演算回路ユニットの構成を示す回路図である。この回路
は、制御信号５３１． Ｓ３２． Ｓ３３の組み合わせ
により、入力信号Ｘ、、ｙ、の論理積（ＡＮＤ）論理和
（ＯＲ） 、排他的論理和（ＥｘＯＲ）を実行し、更に
前記入力信号Ｘ、、Ｙ、及び下位ビ・７トすなわち第（
ｉ−１）桁からのキャリー信号ＣＹ ｒ −＋の加算（
ＡＤＤ）を実行するものである。演算の結果は、信号Ｚ
、とじて出力され、上位ビットずなわち第（ｉ ＋ １
）桁へのキャリー出力信号ばＣＹ、として出力される。
演算回路ユニットの構成を示す回路図である。この回路
は、制御信号５３１． Ｓ３２． Ｓ３３の組み合わせ
により、入力信号Ｘ、、ｙ、の論理積（ＡＮＤ）論理和
（ＯＲ） 、排他的論理和（ＥｘＯＲ）を実行し、更に
前記入力信号Ｘ、、Ｙ、及び下位ビ・７トすなわち第（
ｉ−１）桁からのキャリー信号ＣＹ ｒ −＋の加算（
ＡＤＤ）を実行するものである。演算の結果は、信号Ｚ
、とじて出力され、上位ビットずなわち第（ｉ ＋ １
）桁へのキャリー出力信号ばＣＹ、として出力される。
入力信号Ｘ、は３入力ＮＡＮＤゲート１及びＯＲゲート
２の一端に与えられ、入力信号Ｙ、はＮＡＮＤゲート１
及びＯＲゲート２の他端に与えられる。信号Ｘ。
２の一端に与えられ、入力信号Ｙ、はＮＡＮＤゲート１
及びＯＲゲート２の他端に与えられる。信号Ｘ。
Ｙ、を入力したＯＲゲート２の出力信号すは、ＮＡＮＤ
ゲート３の一端へ入力される。ＮＡＮＤゲート３の他端
には制御信号Ｓ３２が入力され、その出力信号Ｃは３入
力ＮＯＲゲート６及びＥｘＯＲゲート４の−・端へ入力
される。ＮＡＮＤゲート１には更に制御信号Ｓ３３が入
力され、その出力信号ａがＥｘＯＲゲート４の他端及び
ＡＮＤゲート５の一端へ入力される。信号ａＣが入力さ
れたＥｘＯＲゲート４の出力信号ｄはＥｘＯＲゲート７
の一端へ入力される。ＥｘＯＲゲート７の他端には下位
ビットからのキャリー信号ＣＹ、−，が入力されて、Ｅ
ｘＯＲゲート７はｉビット目の演算結果Ｚ、を出力する
。キャリー信号ＣＹ、−，はまたＮＯＴゲート９へ入力
され、その出力信号であるＣＹｉ−、がＡＮＤゲート５
の他端に入力される。ＡＮＤゲート５の出力信号ｅは３
入力ＮＯＲゲート６の一端へ入力される。制御信号Ｓ３
１がＮＯＴゲート８に入力され、その出力信号部は、Ｎ
ＯＲゲート６へ入力される。信号ｃ、ｅ及び「が入力さ
れたＮＯＲゲート６はキャリー信号ＣＹ、を上位ビット
ずなわち（ｉ ＋１）ビット目の演算回路ユニットへ入
力する。
ゲート３の一端へ入力される。ＮＡＮＤゲート３の他端
には制御信号Ｓ３２が入力され、その出力信号Ｃは３入
力ＮＯＲゲート６及びＥｘＯＲゲート４の−・端へ入力
される。ＮＡＮＤゲート１には更に制御信号Ｓ３３が入
力され、その出力信号ａがＥｘＯＲゲート４の他端及び
ＡＮＤゲート５の一端へ入力される。信号ａＣが入力さ
れたＥｘＯＲゲート４の出力信号ｄはＥｘＯＲゲート７
の一端へ入力される。ＥｘＯＲゲート７の他端には下位
ビットからのキャリー信号ＣＹ、−，が入力されて、Ｅ
ｘＯＲゲート７はｉビット目の演算結果Ｚ、を出力する
。キャリー信号ＣＹ、−，はまたＮＯＴゲート９へ入力
され、その出力信号であるＣＹｉ−、がＡＮＤゲート５
の他端に入力される。ＡＮＤゲート５の出力信号ｅは３
入力ＮＯＲゲート６の一端へ入力される。制御信号Ｓ３
１がＮＯＴゲート８に入力され、その出力信号部は、Ｎ
ＯＲゲート６へ入力される。信号ｃ、ｅ及び「が入力さ
れたＮＯＲゲート６はキャリー信号ＣＹ、を上位ビット
ずなわち（ｉ ＋１）ビット目の演算回路ユニットへ入
力する。
以上の様に構成された算術論理演算回路ユニットは、制
御信号Ｓ３１． Ｓ３２． Ｓ３３の値の組み合わせに
よって入力信号Ｘ８．Ｙｉの論理積（ＡＮＤ） 、論理
和（ＯＲ）、排他的論理和（ＥｘＯＲ）が第１表に示す
如く出力信号Ｚ１に求められる。
御信号Ｓ３１． Ｓ３２． Ｓ３３の値の組み合わせに
よって入力信号Ｘ８．Ｙｉの論理積（ＡＮＤ） 、論理
和（ＯＲ）、排他的論理和（ＥｘＯＲ）が第１表に示す
如く出力信号Ｚ１に求められる。
第１表
次に入力信号Ｘ。、Ｙ、の加算をする場合、制御信号５
３１＝Ｓ３２＝Ｓ３３＝１ とすると第２表に示す如く
、出力信号Ｚ、に加算結果が求まり、上位ビットすなわ
ち（ｉ＋１）ビット目・＼のキャリー出力がＣＹ。
３１＝Ｓ３２＝Ｓ３３＝１ とすると第２表に示す如く
、出力信号Ｚ、に加算結果が求まり、上位ビットすなわ
ち（ｉ＋１）ビット目・＼のキャリー出力がＣＹ。
しかしながら従来の演算回路ユニソ１〜では、下位ビッ
トからのキャリー入力がＮＯＲゲートとへＮＤＮＯＲ複
合ゲートとの２段ゲートを介して上位ヒツトへキャリー
が出力されているので、ヒツト当たりのキャリー伝搬時
間が長いという問題がある。
トからのキャリー入力がＮＯＲゲートとへＮＤＮＯＲ複
合ゲートとの２段ゲートを介して上位ヒツトへキャリー
が出力されているので、ヒツト当たりのキャリー伝搬時
間が長いという問題がある。
一般に複数桁の２つのデータの加算を行う場合、演算に
必要とされる時間は、下位ビットよりのキャリー信号Ｃ
Ｙ ｒ −＋が入力されてから、上位ビットへのキャリ
ー信号ＣＹ、を出力するまでの時間、すなわちビット当
たりのキャリー伝搬時間とピッＩ−数との積で表される
ので、演算時間はビット数に比例して長くなる。したが
って従来の算出論理演算回路をマイ、クロプロセソザ等
に使用する場合、その演算時間によってプロセソザ自身
の動作速度が制限されるという問題があった。
必要とされる時間は、下位ビットよりのキャリー信号Ｃ
Ｙ ｒ −＋が入力されてから、上位ビットへのキャリ
ー信号ＣＹ、を出力するまでの時間、すなわちビット当
たりのキャリー伝搬時間とピッＩ−数との積で表される
ので、演算時間はビット数に比例して長くなる。したが
って従来の算出論理演算回路をマイ、クロプロセソザ等
に使用する場合、その演算時間によってプロセソザ自身
の動作速度が制限されるという問題があった。
本発明はこのような問題を解決するためになされたもの
であって、桁毎にキャリーの極性を反転させることによ
ってキャリー入力からキャリー出力までに介装されるゲ
ート段数を減らし、ビット当たりのキャリー伝搬時間を
従来よりも短くして、高速演算を可能とする演算回路の
提供を目的とする。
であって、桁毎にキャリーの極性を反転させることによ
ってキャリー入力からキャリー出力までに介装されるゲ
ート段数を減らし、ビット当たりのキャリー伝搬時間を
従来よりも短くして、高速演算を可能とする演算回路の
提供を目的とする。
本発明の演算回路は、桁上げ毎にキャリー出力の極性を
反転しであることを特徴とする゛。
反転しであることを特徴とする゛。
本発明の演算回路ユニットにおいて加算する場合、極性
が反転したままのキャリーを入力して更に極性が反転し
たキャリーを出力する。
が反転したままのキャリーを入力して更に極性が反転し
たキャリーを出力する。
以下本発明をその一実施例を示す図面に基づいて説明す
る。
る。
第１図は本発明の演算回路のうちの第１桁（ｉビット目
）及び第（＋ ＋１）桁１ｉ＋１）ビット目）の算術論
理演算回路ユニットの構成を示す回路図である。
）及び第（＋ ＋１）桁１ｉ＋１）ビット目）の算術論
理演算回路ユニットの構成を示す回路図である。
図において、ｘ、、Ｘｉや、及びＹ、、Ｙ、、、はｉビ
ット目及び（ｉ→−１）ビット目の入力信号である。こ
の回路は、制御１信号Ｓ３１． Ｓ３２． Ｓ３３の・
組み合わせにより入力信号Ｘ、とＹ、と（又はＸ、。。
ット目及び（ｉ→−１）ビット目の入力信号である。こ
の回路は、制御１信号Ｓ３１． Ｓ３２． Ｓ３３の・
組み合わせにより入力信号Ｘ、とＹ、と（又はＸ、。。
とＹ、。１と）の論理積（ＡＮＤ） 、論理和（ＯＲ）
、排他的論理和（ＥｘＯＲ） 、加算（ＡＤＤ）の４
種類の算術論理演算を行い、演算の結果を信号Ｚｉ
（又は２＋、、）として出力し、上位ビットへのキャリ
ー信号をＣＹ、（又はＣＹ、。）として出力するもので
ある。
、排他的論理和（ＥｘＯＲ） 、加算（ＡＤＤ）の４
種類の算術論理演算を行い、演算の結果を信号Ｚｉ
（又は２＋、、）として出力し、上位ビットへのキャリ
ー信号をＣＹ、（又はＣＹ、。）として出力するもので
ある。
はじめにｉビット目の演算回路ユニットの回路構成につ
いて説明する。
いて説明する。
入力信号Ｘ、は、３入力ＮＯＲゲート１及びＯＲゲート
２の一端に与えられ、入力信号Ｙ、はＮＡＮＤゲト１及
びＯＲゲート２の他端に与えられる。信号Ｘ、、Ｙ、を
入力したＯＲゲート２の出力信号す。
２の一端に与えられ、入力信号Ｙ、はＮＡＮＤゲト１及
びＯＲゲート２の他端に与えられる。信号Ｘ、、Ｙ、を
入力したＯＲゲート２の出力信号す。
はＮＡＮＤゲート３の一端へ入力される。ＮＡＮＤゲー
ト３の他端には制御信号Ｓ３２が入力され、その出力信
号Ｃ１をＥｘＯＲゲート４の一端へ入力する。一方、Ｎ
ＡＮＤゲート１には更に制御信号Ｓ３３が入力され、そ
の出力信号ａ１がＥｘＯＲゲート４の他端及びＮＯＲゲ
ート１０へ入力される。ＮＯＲゲート１０の出力信号ａ
、はＮＯＲＯＲゲート２端へ入力される。信号Ｃａ１が
入力さ軌たＥｘＯＲゲート４の出力信号ｄ、はＥｘＯＲ
ゲート７の一端及びＡＮＤゲート１３の一端へ入力され
る。一方（ｉ−１）ビット目からのキャリー信号ｃｙ、
、 と制御信号Ｓ３１ とがＮＡＮＤゲー目ｌへ入力さ
れ、その出力信号ｅ、がＮＯＴＯＲゲート２力される。
ト３の他端には制御信号Ｓ３２が入力され、その出力信
号Ｃ１をＥｘＯＲゲート４の一端へ入力する。一方、Ｎ
ＡＮＤゲート１には更に制御信号Ｓ３３が入力され、そ
の出力信号ａ１がＥｘＯＲゲート４の他端及びＮＯＲゲ
ート１０へ入力される。ＮＯＲゲート１０の出力信号ａ
、はＮＯＲＯＲゲート２端へ入力される。信号Ｃａ１が
入力さ軌たＥｘＯＲゲート４の出力信号ｄ、はＥｘＯＲ
ゲート７の一端及びＡＮＤゲート１３の一端へ入力され
る。一方（ｉ−１）ビット目からのキャリー信号ｃｙ、
、 と制御信号Ｓ３１ とがＮＡＮＤゲー目ｌへ入力さ
れ、その出力信号ｅ、がＮＯＴＯＲゲート２力される。
ＮＯＴＯＲゲート２力信号７「が、ＥｘＯＲゲート７の
他端へ入力される。信号ｄｌ＋”ｌが入力されたＥｘＯ
Ｒゲート７ばｉビット目の演算結果Ｚ、を出力する。（
ｉ −１）ビット目からのキャリー信号ＣＹ、、はまた
、ＡＮＤゲート１３の他端へ入力される。信号ＣＹ、、
、ｄ、が入力されたＡＮＤゲート１３の出力信号ｆ、は
ＮＯＲゲート１４の他端へ入力される。信号”ｌ＋ｆｌ
が入力されたＮＯＲゲート１４は、（ｉ＋１）ビット
目へのキャリー信号ＣＹ。
他端へ入力される。信号ｄｌ＋”ｌが入力されたＥｘＯ
Ｒゲート７ばｉビット目の演算結果Ｚ、を出力する。（
ｉ −１）ビット目からのキャリー信号ＣＹ、、はまた
、ＡＮＤゲート１３の他端へ入力される。信号ＣＹ、、
、ｄ、が入力されたＡＮＤゲート１３の出力信号ｆ、は
ＮＯＲゲート１４の他端へ入力される。信号”ｌ＋ｆｌ
が入力されたＮＯＲゲート１４は、（ｉ＋１）ビット
目へのキャリー信号ＣＹ。
の反転信号であるで￥７を（ｉ＋１）ビット目の演算回
路ユニット及びｌｌ０Ｔゲー）１５へ出力する。
路ユニット及びｌｌ０Ｔゲー）１５へ出力する。
ＮＯ↑ＯＲゲート２出力信号すなわち正転のキャリ信号
ＣＹ、が（ｉ＋１）ピノ１−目の演算回路ユニットへ入
力される。
ＣＹ、が（ｉ＋１）ピノ１−目の演算回路ユニットへ入
力される。
次に（ｉ＋１）ビット目の演算回路ユニソ１−の構成に
ついて説明する。
ついて説明する。
ｉビット目の演算回路ユニノ１−と同様に入力信号Ｘ、
＋、は、３入力ＮＡＮＤゲート１及びＯＲゲート２の一
端に与えられ、入力信号Ｙ、１．はＮ Ａ Ｎ Ｉ）ゲ
ート１及びＯＲゲート２の他端に与えられる。信号Ｘ、
。１Ｙ、＋＋を入力したＯＲゲート２の出力信号ｂ２は
ＮＡＮＤゲート３の一端へ入力される。ＮＡＮＤゲート
３の他端には制御信号Ｓ３２が入力され、その出力信号
Ｃ２をＥｘＯＲゲート４の一端及びＯＲゲート１６の一
端へ入力される。
＋、は、３入力ＮＡＮＤゲート１及びＯＲゲート２の一
端に与えられ、入力信号Ｙ、１．はＮ Ａ Ｎ Ｉ）ゲ
ート１及びＯＲゲート２の他端に与えられる。信号Ｘ、
。１Ｙ、＋＋を入力したＯＲゲート２の出力信号ｂ２は
ＮＡＮＤゲート３の一端へ入力される。ＮＡＮＤゲート
３の他端には制御信号Ｓ３２が入力され、その出力信号
Ｃ２をＥｘＯＲゲート４の一端及びＯＲゲート１６の一
端へ入力される。
一方、ＮＡＮＤゲート１には、更に制御信号Ｓ３３が入
力され、その出力信号ａ２はＥＸＯＲゲート４の他端及
びＮＡＮＤゲート１７の一端へ入力される。信号Ｃ２ａ
２が入力されたＥｘＯＲゲート４の出力信号ｄ２ばＥｘ
ＯＲゲート７の一端へ入力される。一方ｉビット目から
のキャリー信号ＣＹ、と制御信号Ｓ３１ とがＮＡＮＤ
ゲート１１へ入力され、その出力信号ｅ２がＮＯＴゲー
ト１２へ入力される。ＮＯＴゲート１２の出力信号ｅ２
は、［１ｘＯＲゲート７の他端へ入力される。信号ｄ２
．ｅ２が入力された［ｉ ｘ ＯＩｆゲート７は（＋＋
Ｉ）ビット目の演算結果２．、、を出力する。ｉビット
目の演算回路ユニットから入力されたキャリー信号ＣＹ
８の反転信号ＣＹ、はまた、ＯＲゲーＩ・１６のの他端
へ入力される。信号ｃ２．τＹ７が入力されたＯ１ｌゲ
ート１６の出力信号ｆ２はＮＡＮＤゲート１７の他端へ
入力される。信号ａ２＋ｆ２が入力されたＮＡＮＤゲー
ト１７は（ｉ→−１）ビット目のキャリーｆ言号ｃｙ、
、、を出力する。更に上位ビットである（ｉ ＋２）ビ
ット目の演算回路ユニットの構成は、前述のｉビット目
の演算回路ユニットの構成と同等であって、（ｉ＋１）
ビット目からのキャリー信号ＣＹｉ、、が＾ＮＤゲート
１３及びＮＡＮＤゲート１１相当のゲートの各一端へ入
力されるようになっている。
力され、その出力信号ａ２はＥＸＯＲゲート４の他端及
びＮＡＮＤゲート１７の一端へ入力される。信号Ｃ２ａ
２が入力されたＥｘＯＲゲート４の出力信号ｄ２ばＥｘ
ＯＲゲート７の一端へ入力される。一方ｉビット目から
のキャリー信号ＣＹ、と制御信号Ｓ３１ とがＮＡＮＤ
ゲート１１へ入力され、その出力信号ｅ２がＮＯＴゲー
ト１２へ入力される。ＮＯＴゲート１２の出力信号ｅ２
は、［１ｘＯＲゲート７の他端へ入力される。信号ｄ２
．ｅ２が入力された［ｉ ｘ ＯＩｆゲート７は（＋＋
Ｉ）ビット目の演算結果２．、、を出力する。ｉビット
目の演算回路ユニットから入力されたキャリー信号ＣＹ
８の反転信号ＣＹ、はまた、ＯＲゲーＩ・１６のの他端
へ入力される。信号ｃ２．τＹ７が入力されたＯ１ｌゲ
ート１６の出力信号ｆ２はＮＡＮＤゲート１７の他端へ
入力される。信号ａ２＋ｆ２が入力されたＮＡＮＤゲー
ト１７は（ｉ→−１）ビット目のキャリーｆ言号ｃｙ、
、、を出力する。更に上位ビットである（ｉ ＋２）ビ
ット目の演算回路ユニットの構成は、前述のｉビット目
の演算回路ユニットの構成と同等であって、（ｉ＋１）
ビット目からのキャリー信号ＣＹｉ、、が＾ＮＤゲート
１３及びＮＡＮＤゲート１１相当のゲートの各一端へ入
力されるようになっている。
以上の様な構成を有する演算回路では、下位ビットから
キャリー入力から、上位ビットへのキャリー出力までの
ゲート段数が、従来はＮＯＴゲートとＡＮＤ −ＮＯＲ
複合ゲートの２段であったのに対して、本発明ではＡＮ
Ｄ−ＮＯＲ又はＯｆ？ −ＮＡＮＤ複合ゲートの１段だ
けである。
キャリー入力から、上位ビットへのキャリー出力までの
ゲート段数が、従来はＮＯＴゲートとＡＮＤ −ＮＯＲ
複合ゲートの２段であったのに対して、本発明ではＡＮ
Ｄ−ＮＯＲ又はＯｆ？ −ＮＡＮＤ複合ゲートの１段だ
けである。
真理値表
（第４表）
におけるｉビット目のキヤ
０９−
特開平３
１０３２１ （６）
真理値表（第５表）における（ｉ＋１）ビット目のキャ
リー出力ｃｙ、、の極性は、元に戻っている。
リー出力ｃｙ、、の極性は、元に戻っている。
この様にキャリーの極性はビット毎に反転しているが、
ピント毎の出力結果Ｚｉ （又はＺ＋−＋）は従来と
同値である。
ピント毎の出力結果Ｚｉ （又はＺ＋−＋）は従来と
同値である。
以上の如く本発明の演算回路は、下位ビットのキャリー
入力から上位ビットへのキャリー出力までのゲート段数
は複合ゲート１段であるが、桁上げ毎にキャリーの極性
が反転する以外は従来と同様に論理和、論理積、排他的
論理和、加算演算を行う。
入力から上位ビットへのキャリー出力までのゲート段数
は複合ゲート１段であるが、桁上げ毎にキャリーの極性
が反転する以外は従来と同様に論理和、論理積、排他的
論理和、加算演算を行う。
なお、本実施例においては、ＡＮＤ −ＮＯＲゲート及
びＯＲ−ＮＡＮＤゲートを用いたが、本発明はこれに限
るものではなく、キャリー出力の極性が反転するように
なした他の論理ゲートの組み合わせでもよい。
びＯＲ−ＮＡＮＤゲートを用いたが、本発明はこれに限
るものではなく、キャリー出力の極性が反転するように
なした他の論理ゲートの組み合わせでもよい。
以上説明したとおり、本発明の演算回路は入力されるキ
ャリーの極性が反転したまま利用できる構成としである
ので、桁上げにおけるゲートの段数が減少する。よって
ビット当たりのキャリー伝搬時間が短縮され、ひいては
演算時間が短縮できるという効果がある。
ャリーの極性が反転したまま利用できる構成としである
ので、桁上げにおけるゲートの段数が減少する。よって
ビット当たりのキャリー伝搬時間が短縮され、ひいては
演算時間が短縮できるという効果がある。
第１図は本発明に係る演算回路ユニットの構成を示す回
路図、第２図は従来の演算回路ユニットの構成を示す回
路図である。 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図は従来の演算回路ユニットの構成を示す回
路図である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）キャリー入力とキャリー出力との間に論理ゲート
を介してある演算回路ユニットを複数桁組み合わせてな
る演算回路において、 出力されるキャリーの特性が桁毎に反転するようになし
てあることを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14603189A JPH0310321A (ja) | 1989-06-07 | 1989-06-07 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14603189A JPH0310321A (ja) | 1989-06-07 | 1989-06-07 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310321A true JPH0310321A (ja) | 1991-01-17 |
Family
ID=15398544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14603189A Pending JPH0310321A (ja) | 1989-06-07 | 1989-06-07 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149540A (ja) * | 1992-11-05 | 1994-05-27 | Mitsubishi Electric Corp | 算術論理演算回路 |
-
1989
- 1989-06-07 JP JP14603189A patent/JPH0310321A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149540A (ja) * | 1992-11-05 | 1994-05-27 | Mitsubishi Electric Corp | 算術論理演算回路 |
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