JPH06149540A - 算術論理演算回路 - Google Patents

算術論理演算回路

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JPH06149540A
JPH06149540A JP4295547A JP29554792A JPH06149540A JP H06149540 A JPH06149540 A JP H06149540A JP 4295547 A JP4295547 A JP 4295547A JP 29554792 A JP29554792 A JP 29554792A JP H06149540 A JPH06149540 A JP H06149540A
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JP
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output
gate
input
operand
signal
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JP4295547A
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English (en)
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Fumiki Sato
文樹 佐藤
Koichi Fujita
紘一 藤田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry

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Abstract

(57)【要約】 【目的】 LSIに集積する際に必要なトランジスタ数を
削減し、またそれ自体がデータバスをドライブすること
が可能な算術論理演算回路の提供にある。 【構成】 第１, 第２のオペランドＡi , Ｂi と第１の
制御信号Ｓ0 とのナンド論理演算結果を出力する第１の
NANDゲート29と、この出力と第２の制御信号Ｓ1 とのEX
OR論理演算結果を出力する第１のEXORゲート30と、第
１, 第２のオペランドＡi , Ｂi のオア論理演算結果を
出力するORゲート31と、第１のEXORゲート30の出力とOR
ゲート31の出力とのナンド論理演算結果を出力する第２
のNANDゲート32と、第３の制御信号Ｓ2 と桁上げ信号の
キャリー入力信号CYi とのナンド論理演算結果を出力す
る第３のNANDゲート20と、第２のNANDゲート32の出力と
第３のNANDゲート20の出力とのEXOR論理演算結果を出力
する第２のEXORゲート21とを備え、各制御信号線25, 2
6, ９に入力される制御信号に応じて算術／論理演算を
両オペランドＡi , Ｂi に関して実行し、その結果を演
算結果出力端子から出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は算術論理演算回路に関
し、より詳しくは、CMOSスタティック演算論理ユニット
に関する。
【０００２】
【従来の技術】図５は従来の算術論理演算回路（以下、
ALUという）の１ビット分に相当する回路構成を示す回
路図である。なお、図５に示されている回路構成は特公
平１-60856号公報に開示されている回路構成と基本的に
は同一構成である。
【０００３】この回路は、 ALUで処理されるビット数だ
け並列して使用される。例えば、８ビットの ALUであれ
ば、図５に示されている回路を８組並列して構成され
る。更に、８ビット以上のALU も同様に構成することが
可能である。
【０００４】図５において、参照符号１はこの従来の A
LUで処理される第１のオペランドの値（”１”または”
０”）を示す信号（以下、第１のオペランド信号とい
う）Ａi を入力する第１のオペランド入力端子を、２は
第２のオペランドの値（”１”または”０”）を示す信
号（以下、第２のオペランド信号という）Ｂi を入力す
る第２のオペランド入力端子を、３は上述の両オペラン
ドの算術論理演算の結果を示す演算結果信号Ｆi を出力
する出力端子（以下、演算結果出力端子という）をそれ
ぞれ示している。
【０００５】参照符号５〜９はこの ALUが行うべき算術
／論理演算を指示するための制御信号Ｓ0 ，Ｓ1 ，
Ｓ2 ，Ｓ3 ，Ｓ4 をそれぞれ与えるための信号線を示し
ている。また、参照符号10は先行ビットから出力される
キャリー信号 #CYi-1 (#は反転信号を表す) の入力端子
(以下、キャリー入力端子という) を、11は後続ビット
へのキャリー信号 #CYi の出力端子 (以下、キャリー出
力端子という) をそれぞれ示している。
【０００６】従って、図５に示されている１ビットALU
回路を並列して使用する場合は、隣合った１ビットALU
回路のキャリー信号 #CYi-1 を入力するキャリー入力端
子10とキャリー信号 #CYi を出力するキャリー出力端子
11とを互いに接続する。
【０００７】参照符号12はインバータを示しており、そ
の入力は第２のオペランド入力端子２と接続されてい
る。参照符号13は３入力の第１の ANDゲートを示してお
り、その第１の入力は第２のオペランド入力端子２に、
第２の入力は制御信号線８に、第３の入力は第１のオペ
ランド入力端子１にそれぞれ接続されている。
【０００８】参照符号14は３入力の第２の ANDゲートを
示しており、その第１の入力は第１のオペランド入力端
子１に、第２の入力は制御信号線７に、第３の入力はイ
ンバータ12の出力にそれぞれ接続されている。参照符号
15は２入力の第１の NORゲートを示しており、その一方
の入力は第１の ANDゲート13の出力に、他方の入力は第
２の ANDゲート14の出力にそれぞれ接続されている。
【０００９】参照符号16は２入力の第３の ANDゲートを
示しており、その一方の入力はインバータ12の出力に、
他方の入力は制御信号線６にそれぞれ接続されている。
参照符号17は２入力の第４の ANDゲートを示しており、
その一方の入力は制御信号線５に、他方の入力は第２の
オペランド入力端子２にそれぞれ接続されている。
【００１０】参照符号18は３入力の第２の NORゲートを
示しており、その第１の入力は第３の ANDゲート16の出
力に、第２の入力は第４の ANDゲート17の出力に、第３
の入力は第１のオペランド入力端子１にそれぞれ接続さ
れている。参照符号19は２入力の第１のエクスクルーシ
ブORゲート（以下、EXORゲートという) を示しており、
その一方の入力は第１の NORゲート15の出力に、他方の
入力は第２の NORゲート18の出力にそれぞれ接続されて
いる。
【００１１】参照符号20は２入力のNANDゲートを示して
おり、その一方の入力は制御信号線９に、他方の入力は
キャリー入力端子10にそれぞれ接続されている。参照符
号21は２入力の第２のEXORゲートを示しており、その一
方の入力は第１のEXORゲート19の出力に、他方の入力は
第１のNANDゲート20の出力にそれぞれ接続されている。
【００１２】参照符号22は第２のインバータを示してお
り、その入力には第１の NORゲート15の出力が入力され
ている。参照符号23は２入力の第３の NORゲートを示し
ており、その一方の入力は第２の NORゲート18の出力
に、他方の入力はキャリー入力端子10にそれぞれ接続さ
れている。
【００１３】参照符号24は２入力の第４の NORゲートを
示しており、その第１の入力は第２のインバータ22の出
力に、第２の入力は第３の NORゲートの出力にそれぞれ
接続されており、出力はキャリー出力端子11に接続され
ている。換言すれば、この第４の NORゲート24の出力が
後続ビットへのキャリー信号 #CYi になる。
【００１４】この図５に示されている従来の１ビットAL
U は、制御信号線５〜９に入力される制御信号Ｓ0 ，Ｓ
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 の組合せに応じて実行すべき算術
／論理演算が決定される。図６はこの従来の１ビットAL
U が実行する算術／論理演算と各制御信号線５〜９に入
力される信号との対応関係を示す表である。
【００１５】たとえば、論理演算”OR”を行うには、図
６に示されているように、制御信号線９〜５にそれぞれ
制御信号Ｓ4 ，Ｓ3 ，Ｓ2 ，Ｓ1 ，Ｓ0 として”０，
１，１，１，０”を入力する。また、論理演算”EXO
R”, 論理演算”AND ”, 算術演算”ADD ”をそれぞれ
行うには各制御信号線９〜５にそれぞれ入力される制御
信号Ｓ4 ，Ｓ3 ，Ｓ2 ，Ｓ1 ，Ｓ0 として図６に示され
ているように”０，０，１，１，０”，”０，１，０，
１，１”，”１，１，０，０，１”をそれぞれ入力す
る。
【００１６】次に、上述のような構成の従来のALU の動
作について具体的に説明する。まず、論理演算”OR”を
行う場合について説明する。
【００１７】この場合、各制御信号線９〜５にそれぞれ
入力される制御信号Ｓ4 ，Ｓ3 ，Ｓ2 ，Ｓ1 ，Ｓ0 とし
て”０，１，１，１，０”が入力されることは図６に示
されている通りである。ここでは、第１のオペランド入
力端子１に入力される第１のオペランド信号Ａi が”
１”である場合と”０”である場合とに分けて説明す
る。
【００１８】第１のオペランド入力端子１に第１のオペ
ランド信号Ａi として”１”が入力されている場合、第
２の NORゲート18は”０”を出力する。制御信号線７，
８には制御信号Ｓ2 , Ｓ3 として共に”１”が入力され
ており、また第１のオペランド入力端子１に”１”が入
力されているので、第２のオペランド入力端子２に入力
される第２のオペランド信号Ｂi の値には拘わらず、第
１の ANDゲート13と第２の ANDゲート14とのいずれか一
方の入力は全て”１”になり、その出力は”１”にな
る。これにより、第１の NORゲート15の出力は”０”に
なる。
【００１９】従って、第１のEXORゲート19は第１の NOR
ゲート15の出力”０”と第２の NORゲート18の出力”
０”とを入力して”０”を出力する。一方、制御信号線
９には制御信号Ｓ4 として”０”が入力されているの
で、第１のNANDゲート20は”１”を出力する。第２のEX
ORゲート21は第１のEXORゲート19の出力”０”と第１の
NANDゲート20の出力”１”とを入力して”１”を出力す
るので、演算結果出力端子３からは演算結果信号Ｆi と
して”１”が出力される。
【００２０】第１のオペランド入力端子１に第１のオペ
ランド信号Ａi として”０”が入力されている場合、第
１の ANDゲート13と第２の ANDゲート14とは共に”０”
を出力する。これにより、第１の NORゲート15は”１”
を出力する。また、制御信号線５には制御信号Ｓ0 とし
て”０”が入力されているので、第４の ANDゲート17は
常に”０”を出力する。第３の ANDゲート16は、一方の
入力が第１のインバータ12と接続されているので、第２
のオペランド入力端子２に入力されている第２のオペラ
ンド信号Ｂi が”１”であれば”０”を出力する（第２
のオペランド信号Ｂi が”０”である場合については後
述する) 。
【００２１】従って、第２の NORゲート18の３入力は全
て”０”になるのでその出力は”１”になる。第１のEX
ORゲート19は第１の NORゲート15の出力”１”と第２の
NORゲート18の出力”１”とを入力して”０”を出力
し、この後、演算結果出力端子３から演算結果信号Ｆi
として”１”が出力されるのは、上述の第１のオペラン
ド信号Ａi が”１”である場合と同一である。
【００２２】また、第２のオペランド入力端子２に入力
される第２のオペランド信号Ｂi が”０”であれば、第
１のインバータ12は”１”を出力し、これを入力して第
３のANDゲート16は”１”を出力する。第２の NORゲー
ト18は第３の ANDゲート16の出力”１”を入力して”
０”を出力する。従って、第１のEXORゲート19の一方の
入力は”１”に、他方の入力は”０”にそれぞれなるの
で、第１のEXORゲート19は”１”を出力する。この際、
第１のNANDゲート20の出力は”１”であるため第２のEX
ORゲート21は”０”を出力するので、演算結果出力端子
３からは演算結果信号Ｆi として”０”が出力される。
【００２３】論理演算”EXOR”を行う場合は、各制御信
号線９〜５に制御信号Ｓ4 ，Ｓ3 ，Ｓ2 ，Ｓ1 ，Ｓ0 と
してそれぞれ”０，０，１，１，０”が入力される。ま
ず、第１のオペランド入力端子１に第１のオペランド信
号Ａi として”０”が、第２のオペランド入力端子２に
第２のオペランド信号Ｂi として”０”がそれぞれ入力
されている場合について説明する。
【００２４】第１の ANDゲート13は、制御信号線８に入
力されている制御信号Ｓ3 が ”０”であるので、”
０”を出力する。第２の ANDゲート14は、第１のオペラ
ンド入力端子１に入力されている第１のオペランド信号
Ａi が”０”であるので、”０”を出力する。従って、
第１の NORゲート15はその２入力が共に”０”になるの
で”１”を出力する。インバータ12は、第２のオペラン
ド入力端子２に入力される第２のオペランド信号Ｂ
i が”０”であるので”１”を出力する。
【００２５】従って、第３の ANDゲート16はインバータ
12の出力”１”と制御信号線６の信号”１”とを入力し
て”１”を出力する。第２の NORゲート18はこの出力を
入力して”０”を出力する。第１のEXORゲート19は第１
の NORゲート15の出力”１”と第２の NORゲート18の出
力”０”とを入力して”１”を出力する。この第１のEX
ORゲート19の出力は第２のEXORゲート21により反転され
るので、演算結果出力端子３からは演算結果信号Ｆi と
して”０”が出力される。
【００２６】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”１”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【００２７】第１の ANDゲート13は、制御信号線８に入
力されている制御信号Ｓ3 が”０”であるので、”０”
を出力する。インバータ12は、入力が第２のオペランド
入力端子２に接続されているので、”１”を出力する。
これにより、第２の ANDゲート14の３入力、即ち第１の
オペランド入力端子１，制御信号線７及びインバータ12
の出力は全て”１”になり、第２の ANDゲート14は”
１”を出力する。これを入力して、第１の NORゲート15
は”０”を出力する。
【００２８】また、第２の NORゲート18は第１のオペラ
ンド入力端子１から信号”１”を入力して”０”を出力
する。第１のEXORゲート19は第１の NORゲート15の出
力”０”と第２の NORゲート18の出力”０”とを入力し
て”０”を出力する。この第１のEXORゲート19の出力は
第２のEXORゲート21により反転されるので、演算結果出
力端子３からは演算結果信号Ｆi として”１”が出力さ
れる。
【００２９】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”１”
がそれぞれ入力されている場合について説明する。
【００３０】第１の ANDゲート13は、制御信号線８に入
力されている制御信号Ｓ3 が”０”であるため、”０”
を出力する。第２の ANDゲート14は第１のオペランド入
力端子１から信号”０”を入力して”０”を出力する。
従って、第１の NORゲート15の２入力はいずれも”０”
になるので”１”を出力する。インバータ12は、入力が
第２のオペランド入力端子２に接続されているので、”
０”を出力する。第３の ANDゲート16はこのインバータ
12の出力を入力して”０”を出力する。第４のANDゲー
ト17は、制御信号線５に入力されている制御信号Ｓ
0 が”０”であるので、”０”を出力する。
【００３１】従って、第２の NORゲート18の３入力、即
ち第３の ANDゲート16の出力, 第４の ANDゲート17の出
力及び第１のオペランド入力端子１は全て”０”にな
り、第２の NORゲート18は”１”を出力する。第１のEX
ORゲート19は第１の NORゲート15の出力”１”と第２の
NORゲート18の出力”１”とを入力して”０”を出力す
る。この第１のEXORゲート19の出力は第２のEXORゲート
21により反転されるので、演算結果出力端子３からは演
算結果信号Ｆi として”１”が出力される。
【００３２】最後に、第１のオペランド入力端子１に第
１のオペランド信号Ａi として”１”が、第２のオペラ
ンド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【００３３】第１の ANDゲート13は、制御信号線８に入
力されている制御信号Ｓ3 が”０”であるので、”０”
を出力する。インバータ12は、入力が第２のオペランド
入力端子２に接続されているので、”０”を出力する。
このインバータ12の出力を入力して第２の ANDゲート14
は”０”を出力する。従って、第１の NORゲート15の２
入力はいずれも”０”になり、第１の NORゲート15は”
１”を出力する。また、第３の ANDゲート16はインバー
タ12の出力”０”を入力して”０”を出力する。第２の
NORゲート18はこの第３の ANDゲート16の出力を入力し
て”０”を出力する。第１のEXORゲート19は第１の NOR
ゲート15の出力”１”と第２の NORゲート18の出力”
０”とを入力して”１”を出力する。この第１のEXORゲ
ート19の出力は第２のEXORゲート21により反転されるの
で、演算結果出力端子３からは演算結果信号Ｆi とし
て”０”が出力される。
【００３４】論理演算”AND ”を行う場合は、制御信号
線９〜５に制御信号Ｓ4 ，Ｓ3 ，Ｓ2 ，Ｓ1 ，Ｓ0 とし
てそれぞれ”０，１，０，１，１”が入力される。
【００３５】この際、第２の ANDゲート14は、制御信号
線７に入力されている制御信号Ｓ2が”０”であるの
で、常に”０”を出力する。また、第４の ANDゲート17
の一方の入力及び第３の ANDゲート16の一方の入力には
それぞれ第２のオペランド入力端子２に入力される第２
のオペランド信号Ｂi とこの信号を第１のインバータ12
によって反転した信号とが入力されている。また、第４
の ANDゲート17の他方の入力及び第３の ANDゲート16の
他方の入力には、共に”１”である制御信号線５，６に
入力される制御信号Ｓ0 , Ｓ1 が入力されているので、
第４の ANDゲート17と第３の ANDゲート16とのいずれか
一方の出力は”１”になる。
【００３６】従って、第２の NORゲート18は常に”０”
を出力する。このことを前提として、第１のオペランド
入力端子１及び第２のオペランド入力端子２に入力され
る信号のそれぞれの組み合わせについて、以下に説明す
る。
【００３７】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【００３８】第１の ANDゲート13は第１のオペランド入
力端子１から第１のオペランド信号Ａi として”０”を
入力して”０”を出力する。第１の NORゲート15は第１
の ANDゲート13の出力”０”と第２の ANDゲート14の出
力”０”とを入力して”１”を出力する。第１のEXORゲ
ート19は第１の NORゲート15の出力”１”と第２の NOR
ゲート18の出力”０”とを入力して”１”を出力する。
この第１のEXORゲート19の出力は、第２のEXORゲート21
によって反転されるので、演算結果出力端子３からは演
算結果信号Ｆi として”０”が出力される。
【００３９】次に、第１のオペランド入力端子１に”
１”が、第２のオペランド入力端子２に”０”がそれぞ
れ入力されている場合について説明する。
【００４０】第１の ANDゲート13は第２のオペランド入
力端子２に入力されている信号”０”を入力して”０”
を出力する。第１の NORゲート15は第１の ANDゲート13
の出力”０”と第２の ANDゲート14の出力”０”とを入
力して”１”を出力する。第１のEXORゲート19は第１の
NORゲート15の出力”１”と第２の NORゲート18の出
力”０”とを入力して”１”を出力する。この第１のEX
ORゲート19の出力は第２のEXORゲート21によって反転さ
れるので、演算結果出力端子３からは”０”が出力され
る。
【００４１】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”１”
がそれぞれ入力されている場合について説明する。
【００４２】第１の ANDゲート13は第１のオペランド入
力端子１から第１のオペランド信号Ａi として”０”を
入力して”０”を出力する。第１の NORゲート15は第１
の ANDゲート13の出力”０”と第２の ANDゲート14の出
力”０”とを入力して”１”を出力する。第１のEXORゲ
ート19は第１の NORゲート15の出力”１”と第２の NOR
ゲート18の出力”０”とを入力して”１”を出力する。
この第１のEXORゲート19の出力は第２のEXORゲート21に
よって反転されるので、演算結果出力端子３からは演算
結果信号Ｆi として”０”が出力される。
【００４３】最後に、第１のオペランド入力端子１に第
１のオペランド信号Ａi として”１”が、第２のオペラ
ンド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【００４４】第１のオペランド入力端子１に入力される
第１のオペランド信号Ａi 及び第２のオペランド入力端
子２に入力される第２のオペランド信号Ｂi は共に”
１”であり、制御信号線８に入力される制御信号Ｓ
3 も”１”であるので、第１の ANDゲート13は”１”を
出力する。この第１の ANDゲート13の出力を入力して第
１のNORゲート15は”０”を出力する。第１のEXORゲー
ト19は第１の NORゲート15の出力”０”と第２の NORゲ
ート18の出力”０”とを入力して”０”を出力する。こ
の第１のEXORゲート19の出力は第２のEXORゲート21によ
って反転されるので、演算結果出力端子３からは演算結
果信号Ｆi として”１”が出力される。
【００４５】算術演算”ADD ”を行う場合は、制御信号
線９〜５に入力される制御信号Ｓ4，Ｓ3 ，Ｓ2 ，
Ｓ1 ，Ｓ0 として”１，１，０，０，１”が入力され
る。
【００４６】この際、第２の ANDゲート14は制御信号線
７から制御信号Ｓ2 として”０”を入力して常に”０”
を出力し、第３の ANDゲート16は制御信号線６から制御
信号Ｓ1 として”０”を入力して常に”０”を出力す
る。また、制御信号線９に入力されている制御信号Ｓ4
は”１”であるので、第１のNANDゲート20はキャリー入
力端子10から入力された先行ビットからのキャリー信号
#CYi-1 を反転して第２のEXORゲート21へ出力する。
【００４７】従って、第２のEXORゲート21は、先行ビッ
トからのキャリー信号 #CYi-1 が”０”である場合は第
１のEXORゲート19の出力を反転して演算結果出力端子３
から演算結果信号Ｆi として出力し、先行ビットからの
キャリー信号が”１”である場合は第１のEXORゲート19
の出力をそのまま演算結果出力端子３から演算結果信号
Ｆi として出力する。これらのことを前提として、第１
のオペランド入力端子１及び第２のオペランド入力端子
２の入力端子にそれぞれ入力される第１のオペランド信
号Ａi と第２のオペランド信号Ｂi との組み合わせにつ
いて、以下に説明する。
【００４８】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【００４９】第１の ANDゲート13は第１のオペランド入
力端子１から第１のオペランド信号Ａi として”０”を
入力して”０”を出力する。従って、第１の NORゲート
15は第１の ANDゲート13の出力”０”と第２の ANDゲー
ト14の出力”０”とを入力して”１”を出力する。第４
の ANDゲート17は第２のオペランド入力端子２の信号”
０”を入力して”０”を出力する。これにより、第２の
NORゲート18の３入力、即ち第３の ANDゲート16の出
力, 第４の ANDゲート17の出力及び第１のオペランド入
力端子１の信号は全て”０”になるので、第２の NORゲ
ート18は”１”を出力する。第１のEXORゲート19は第１
の NORゲート15の出力”１”と第２の NORゲート18の出
力”１”とを入力して”０”を出力する。
【００５０】この際、キャリー入力端子10から入力され
る先行ビットからのキャリー信号 #CYi-1 が”０”であ
れば、第２のEXORゲート21は第１のEXORゲート19の出
力”０”を反転して演算結果出力端子３から演算結果信
号Ｆi として”１”を出力する。逆に、キャリー入力端
子10から入力される先行ビットからのキャリー信号 #CY
i-1 が”１”であれば、第２のEXORゲート21は第１のEX
ORゲート19の出力”０”をそのまま演算結果出力端子３
から演算結果信号Ｆi として出力する。
【００５１】また、キャリー信号 #CYi-1 が”１”が”
０”の場合は、第２のインバータ22は第１の NORゲート
15の出力”１”を入力してこれを反転した”０”を第４
の NORゲート24に出力する。第３の NORゲート23は第２
の NORゲート18の出力”１”を入力して第４の NORゲー
ト24に”０”を出力する。従って、第４の NORゲート24
はその２入力が共に”０”になるので、後続ビットへの
キャリー信号 #CYi としてキャリー信号出力端子11か
ら”１”を出力する。
【００５２】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”１”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【００５３】第１の ANDゲート13は第２のオペランド入
力端子２から第２のオペランド信号Ｂi として”０”を
入力して”０”を出力する。第１の NORゲート15は第１
の ANDゲート13の出力”０”と第２の ANDゲート14の出
力”０”とを入力して”１”を出力する。第２の NORゲ
ート18は第１のオペランド入力端子１から第１のオペラ
ンド信号Ａi として”１”を入力して”０”を出力す
る。従って、第１のEXORゲート19は、第１の NORゲート
15の出力”１”と第２の NORゲート18の出力”０”とを
入力して”１”を出力する。
【００５４】この際、キャリー入力端子10から入力され
る先行ビットからのキャリー信号 #CYi-1 が”０”であ
れば、第２のEXORゲート21は第１のEXORゲート19の出
力”１”を反転して演算結果出力端子３から演算結果信
号Ｆi として”０”を出力する。逆に、キャリー入力端
子10から入力される先行ビットからのキャリー信号 #CY
i-1 が”１”であれば、第２のEXORゲート21は第１のEX
ORゲート19の出力”１”をそのまま演算結果出力端子３
から演算結果信号Ｆi として出力する。
【００５５】また、第２のインバータ22は第１の NORゲ
ート15の出力”１”を入力してこれを反転して”０”を
第４の NORゲート24に出力する。一方、第２の NORゲー
ト18の出力は”０”であるので、第３の NORゲート23は
キャリー入力端子10から入力される先行ビットからのキ
ャリー信号 #CYi-1 を反転して第４の NORゲート24に出
力する。従って、キャリー入力端子10から入力される先
行ビットからのキャリー信号 #CYi-1 が”１”である場
合は第４の NORゲート24はその２入力が共に”０”にな
るので、後続ビットへのキャリー信号 #CYi としてキャ
リー出力端子11から”１”を出力する。逆に、キャリー
入力端子10から入力される先行ビットからのキャリー信
号 #CYi-1 が”０”であれば、第３の NORゲート23は第
４の NORゲート24に”１”を出力する。第４の NORゲー
ト24はこの第３の NORゲート23の出力を入力して後続ビ
ットへのキャリー信号 #CYi としてキャリー出力端子11
から”０”を出力する。
【００５６】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”１”
がそれぞれ入力されている場合について説明する。
【００５７】第１の ANDゲート13は第１のオペランド入
力端子１から第１のオペランド信号Ａi として”０”を
入力して”０”を出力する。第１の NORゲート15は第１
の ANDゲート13の出力”０”と第２の ANDゲート14の出
力”０”とを入力して”１”を出力する。第４の ANDゲ
ート17は第２のオペランド入力端子２から第２のオペラ
ンド信号Ｂi として”１”と制御信号線５から制御信号
Ｓ0 として”１”とを入力して”１”を出力する。第２
の NORゲート18はこの第４の ANDゲート17の出力を入力
して”０”を出力する。
【００５８】従って、第１のEXORゲート19は第１の NOR
ゲート15の出力”１”と第２の NORゲート18の出力”０”
とを入力して”１”を出力する。
【００５９】この後の動作は、第１のオペランド入力端
子１に第１のオペランド信号Ａi として”１”が、第２
の入力端子に第２のオペランド信号Ｂi として”０”が
それぞれ入力されている場合と同一なので説明を省略す
る。
【００６０】最後に、第１のオペランド入力端子１に第
１のオペランド信号Ａi として ”１”が、第２のオペ
ランド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【００６１】第１の ANDゲート13は第１のオペランド入
力端子１から第１のオペランド信号Ａi として”１”
を、第２のオペランド入力端子２から第２のオペランド
信号Ｂi として”１”を、制御信号線８から制御信号Ｓ
3 として”１”をそれぞれ入力して”１”を出力する。
第１の NORゲート15はこの第１の ANDゲート13の出力を
入力して”０”を出力する。第２の NORゲート18は第１
の第１のオペランド入力端子１から第１のオペランド信
号Ａi として”１”を入力して”０”を出力する。
【００６２】従って、第１のEXORゲート19は第１の NOR
ゲート15の出力”０”と第２の NORゲート18の出力”
０”とを入力して”０”を出力する。
【００６３】この際、キャリー入力端子10から入力され
る先行ビットからのキャリー信号 #CYi-1 が”０”であ
れば、第２のEXORゲート21は第１のEXORゲート19の出
力”０”を反転して演算結果出力端子３から演算結果信
号Ｆi として”１”を出力する。逆に、キャリー入力端
子10から入力される先行ビットからのキャリー信号 #CY
i-1 が”１”であれば、第２のEXORゲート21は第１のEX
ORゲート19の出力”０”をそのまま演算結果出力端子３
から演算結果信号Ｆi として出力する。
【００６４】また、第２のインバータ22は第１の NORゲ
ート15の出力”０”を入力してこれを反転して第４の N
ORゲート24に”１”を出力する。第４の NORゲート24は
この第２のインバータ22の出力を入力して後続ビットへ
のキャリー信号 #CYi としてキャリー出力端子11から”
０”を出力する。
【００６５】
【発明が解決しようとする課題】ところで、図５に示さ
れている従来の１ビットALU 回路は約50トランジスタで
構成される。しかし、マイクロコンピュータをLSI とし
て同一のチップ上に集積して構成する場合、 ALUとして
使用するトランジスタ数を可能な限り少なくしてALUが
基板面積を過大に占有しないようにすることが望まれ
る。これは、近年のマイクロコンピュータが８ビットか
ら16ビット, 32ビットに順次高機能化している事情から
も重要になっている。
【００６６】また従来のALU はそれ自体はEXORゲートの
駆動能力が低いのでデータバスをドライブすることが出
来ず、演算結果のデータをデータバスへ出力するにはバ
スドライバを必要としている。
【００６７】本発明は以上のような事情に鑑みてなされ
たものであり、本発明の第１の目的は、それを構成する
に必要なトランジスタ数を削減した算術論理演算回路の
提供にある。
【００６８】また本発明の第２の目的は、それ自体がデ
ータバスをドライブすることが可能な演算／論理結果の
一時蓄積手段を備えた算術論理演算回路の提供にある。
【００６９】
【課題を解決するための手段】本発明に係る算術論理演
算回路は、第１のオペランドと第２のオペランドと第１
の制御信号とのナンド論理演算結果を出力する第１のNA
NDゲートと、第１のNANDゲートの出力と第２の制御信号
とのEXOR論理演算結果を出力する第１のEXORゲートと、
第１のオペランドと第２のオペランドとのオア論理演算
結果を出力するORゲートと、第１のEXORゲートの出力と
ORゲートの出力とのナンド論理演算結果を出力する第２
のNANDゲートと、第３の制御信号とキャリーの入力との
ナンド論理演算結果を出力する第３のNANDゲートと、第
２のNANDゲートの出力と第３のNANDゲートの出力とのEX
OR論理演算結果を出力する第２のEXORゲートとを備えて
いる。
【００７０】また本発明に係る算術論理演算回路は、更
に第１のNANDゲートの出力と第２のNANDゲートの出力と
桁上げ信号のキャリー入力信号とから桁上げ信号のキャ
リー出力信号を発生するキャリー生成回路を備えてい
る。
【００７１】更に本発明に係る算術論理演算回路は、互
いに出力と入力とを接続された２つのノットゲートで構
成され、演算結果の出力を一時蓄積する一時蓄積回路を
備えている。
【００７２】
【作用】本発明に係る算術論理演算回路では、各制御信
号線にそれぞれ入力される制御信号の組合せに従って”
OR”, ”EXOR”，”AND ”, ”ADD ”等の論理演算ある
いは算術演算を両オペランド入力端子に入力されるオペ
ランドに対して実行し、その結果を表す信号を演算結果
出力端子から出力する。
【００７３】また本発明に係る算術論理演算回路では、
演算の中間結果と桁上げ信号のキャリー入力信号とから
桁上げ信号のキャリー出力信号が発生される。
【００７４】また本発明に係る算術論理演算回路では、
演算結果の出力が一時蓄積回路に一時蓄積され、これに
よりデータバスをドライブすることが可能になる。
【００７５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
【００７６】図１は本発明に係る算術論理演算回路の第
１の実施例の構成を示すための１ビット分の回路であ
る。なお、本発明の算術論理演算回路 (以下、 ALUとい
う) も従来例と同様に、複数組を並列して使用すること
が可能である。
【００７７】図１において、参照符号１は本発明のALU
で処理される第１のオペランド信号Ａi の入力端子（以
下、第１のオペランド入力端子という）を、２は同じく
第２のオペランド信号Ｂi の入力端子（以下、第２のオ
ペランド入力端子という）を、３は演算結果信号Ｆi の
出力端子（以下、演算結果出力端子という）をそれぞれ
示している。参照符号９, 26, 25はそれぞれ本発明のAL
U が行うべき算術／論理演算を指示するための制御信号
（Ｓ2 ，Ｓ1 ，Ｓ0 ）を入力するための第３，第２，第
１の制御信号線を示している。
【００７８】参照符号27は先行ビットからのキャリー信
号 #CYi-1 の入力端子（以下、キャリー入力端子とい
う）を、28は後続ビットへのキャリー信号 #CYi の出力
端子（以下、キャリー出力端子という）をそれぞれ示し
ている。従って、図１に示されている本発明の１ビット
ALU 回路を並列して使用する場合は、隣合った１ビット
ALU 回路のキャリー信号CYi-1 を入力するキャリー入力
端子10とキャリー信号CYi を出力するキャリー出力端子
11とを互いに接続すればよい。
【００７９】参照符号29は３入力の第１のNANDゲートを
示しており、その第１の入力は第１のオペランド入力端
子１に、第２の入力は第２のオペランド入力端子２に、
第３の入力は第１の制御信号線25にそれぞれ接続されて
いる。参照符号30は２入力の第１のEXORゲートを示して
おり、その一方の入力は第１のNANDゲート29の出力に、
他方の入力は第２の制御信号線26にそれぞれ接続されて
いる。
【００８０】参照符号31は２入力のORゲートを示してお
り、その一方の入力は第１のオペランド入力端子１に、
他方の入力は第２のオペランド入力端子２にそれぞれ接
続されている。参照符号32は２入力の第２のNANDゲート
を示しており、その一方の入力は第１のEXORゲート30
に、他方の入力はORゲート31にそれぞれ接続されてい
る。
【００８１】参照符号20は２入力の第３のNANDゲートを
示しており、その一方の入力は第３の制御信号線９に、
他方の入力は先行ビットからのキャリー入力端子27にそ
れぞれ接続されている。参照符号21は２入力の第２のEX
ORゲートを示しており、その一方の入力は第２のNANDゲ
ート32の出力に、他方の入力は第３のNANDゲート20にそ
れぞれ接続され、その出力は演算結果出力端子３に接続
されている。
【００８２】参照符号33はインバータを示しており、そ
の入力は第２のNANDゲート32の出力に接続されている。
参照符号34は２入力の第４のNANDゲートを示しており、
その一方の入力はインバータ33の出力に、他方の入力は
先行ビットからのキャリー入力端子27にそれぞれ接続さ
れている。
【００８３】参照符号35は２入力の第５のNANDゲートを
示しており、その一方の入力は第１のNANDゲート29の出
力に、他方の入力は第４のNANDゲート34にそれぞれ接続
され、その出力は後続ビットへのキャリー出力端子28に
接続されている。なお、インバータ33, 第４のNANDゲー
ト34及び第５のNANDゲート35でキャリー生成回路100 を
構成している。
【００８４】本発明のALU は各制御信号線25, 26, ９に
信号を入力することにより実行すべき算術／論理演算が
決定される。
【００８５】図２は本発明のALU が実行する算術／論理
演算と各制御信号線９, 26, 25に入力される各制御信号
Ｓ2 , Ｓ1 , Ｓ0 の組合せとの対応を示す表である。た
とえば、論理演算”OR”を実行するには、各制御信号線
９, 26, 25にそれぞれ制御信号Ｓ2 ，Ｓ1 ，Ｓ0 とし
て”０，０，０”を入力する。また、論理演算”EXO
R”, 論理演算”AND ”, 算術演算”ADD ”をそれぞれ
実行するには各制御信号線９, 26, 25に入力される制御
信号Ｓ2 ，Ｓ1 ，Ｓ0 として図２に示されているよう
に”０，０，１”，”０，１，１”，”１，０，１”を
それぞれ入力する。
【００８６】次に本発明のALU の動作について具体的に
説明する。なお、図３は本発明のALU により行われる演
算”OR”, ”EXOR”, ”AND ”,”ADD ”が行われる際
の各オペランド信号Ａi , Ｂi , キャリー信号 #CYi-1
及び演算結果信号Ｆi との間の真理値表を示す模式図で
ある。まず、論理演算”OR”を行う場合について説明す
る。
【００８７】論理演算”OR”を行う場合は、各制御信号
線25, 26, ９に入力される制御信号Ｓ2 ，Ｓ1 ，Ｓ0 と
して”０，０，０”を入力することは上述した。この場
合、第１の制御信号線25に入力される制御信号Ｓ0 は”
０”であるので、第１のNANDゲート29は常に”１”を出
力する。第１のEXORゲート30は、この第１のNANDゲート
29の出力”１”と第２の制御信号線26に入力されている
制御信号Ｓ1 としての”０”とを入力し、常に”１”を
出力することになる。これを前提として、第１のオペラ
ンド入力端子１及び第２のオペランド入力端子２にそれ
ぞれ入力される第１のオペランド信号Ａi 及び第２のオ
ペランド信号Ｂi のそれぞれの組み合わせについて、以
下に説明する。
【００８８】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。この
場合、ORゲート31は第１のオペランド入力端子１の信号
が”０”, 第２のオペランド入力端子２の信号が”０”
なので”０”を出力する。第２のNANDゲート32は、第１
のEXORゲート30の出力が”１”なので、ORゲート31の出
力を反転して第２のEXORゲート21に対して”１”を出力
する。第３のNANDゲート20は、第３の制御信号線９の信
号が”０”なので、第２のEXORゲート21に対して常に”
１”をする。この出力を受け、第２のNANDゲート32の出
力を反転して演算結果出力端子３に”０”を出力する。
【００８９】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”１”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【００９０】この場合、ORゲート31は、第１のオペラン
ド入力端子１の信号が”１”，第２のオペランド入力端
子２の信号が”０”なので”１”を出力する。第２のNA
NDゲート32は、第１のEXORゲート30の出力が”１”なの
で、ORゲート31の出力を反転して、第２のEXORゲート21
に対して”０”を出力する。第３のNANDゲート20は、第
３の制御信号線９の信号が”０”なので、第２のEXORゲ
ート21に対して常に”１”を出力する。第２のEXORゲー
ト21はこの出力を受け、第２のNANDゲート32の出力を反
転して演算結果出力端子３に”１”を出力する。
【００９１】第１のオペランド入力端子１に”１”が、
第２のオペランド入力端子２に”０”がそれぞれ入力さ
れている場合、または第１のオペランド入力端子１に”
１”が、第２のオペランド入力端子２に”１”がそれぞ
れ入力されている場合は、ORゲート31の出力が上述の場
合と同様になるので、説明を省略する。以上のようにし
て論理演算”OR”が実現される。
【００９２】次に、論理演算”EXOR”について説明す
る。論理演算”EXOR”を行う場合は、各制御信号線25,
26, ９に入力される制御信号Ｓ2 ，Ｓ1 ，Ｓ0 として”
０，０，１”が入力される。この際、第１のEXORゲート
30は第１のNANDゲート29の出力をそのまま出力し、第２
のEXORゲート21は第２のNANDゲート32の出力を反転して
出力することを前提として、第１のオペランド入力端子
１及び第２のオペランド入力端子２にそれぞれ入力され
る第１のオペランド信号Ａi 及び第２のオペランド信号
Ｂi のそれぞれの組み合わせについて、以下に説明す
る。
【００９３】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。この
場合、ORゲート31は”０”を出力する。第２のNANDゲー
ト32はこのORゲート31の出力を入力して”１”を第２の
EXORゲート21に出力する。第２のEXORゲート21は第２の
NANDゲート32の出力を反転して”０”を出力するので、
これが演算結果出力端子３から演算結果信号Ｆi として
出力される。
【００９４】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”１”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【００９５】第１のNANDゲート29は第２のオペランド入
力端子２から第２のオペランド信号Ｂi として”０”を
入力して”１”を出力する。第１のEXORゲート30は第１
のNANDゲート29の出力”１”をそのまま出力する。一
方、ORゲート31は第１のオペランド入力端子１から第１
のオペランド信号Ａi として”１”を入力して”１”を
出力する。従って、第２のNANDゲート32はその２入力が
いずれも”１”になり、”０”を第２のEXORゲート21に
出力する。第２のEXORゲート21はこの第２のNANDゲート
32の出力を入力して反転して”１”を出力し、これが演
算結果出力端子３から演算結果信号Ｆi として出力され
る。
【００９６】第１のオペランド入力端子１に第１のオペ
ランド信号Ａi として”０”が、第２のオペランド入力
端子２に第２のオペランド信号Ｂi として”１”がそれ
ぞれ入力されている場合は、第１のNANDゲート29及びOR
ゲート31の出力がいずれも上述の場合と同一になるの
で、説明を省略する。
【００９７】最後に、第１のオペランド入力端子１に第
１のオペランド信号Ａi として”１”が、第２のオペラ
ンド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【００９８】この場合は、第１のNANDゲート29はその３
入力の全てが”１”になるので”０”を出力し、第１の
EXORゲート30はこの第１のNANDゲート29の出力”０”を
そのまま出力する。第２のNANDゲート32はこの第１のEX
ORゲート30の出力を入力して”１”を第２のEXORゲート
21に対して出力する。第２のEXORゲート21は第２のNAND
ゲート32の出力を反転して”０”を出力し、これが演算
結果出力端子３から演算結果信号Ｆi として出力され
る。
【００９９】論理演算”AND ”を行う場合は、各制御信
号線25, 26, ９に制御信号Ｓ2 ，Ｓ1 ，Ｓ0 として”
０，１，１”が入力される。
【０１００】この場合、第１のEXORゲート30は第１のNA
NDゲート29の出力を反転して出力し、第２のEXORゲート
21は第２のNANDゲート32の出力を反転して出力すること
を前提として、第１のオペランド入力端子１及び第２の
オペランド入力端子２に入力される第１のオペランド信
号Ａi 及び第２のオペランド信号Ｂi のそれぞれの組み
合わせについて、以下に説明する。
【０１０１】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【０１０２】この場合は、ORゲート31は”０”を出力す
る。第２のNANDゲート32はこのORゲート31の出力を入力
して”１”を第２のEXORゲート21に出力する。第２のEX
ORゲート21は第２のNANDゲート32の出力を反転して”
０”を出力し、これが演算結果出力端子３から演算結果
信号Ｆi として出力される。
【０１０３】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”１”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【０１０４】第１のNANDゲート29は第２のオペランド入
力端子２から第２のオペランド信号Ｂi として”０”を
入力して”１”を出力する。第１のEXORゲート30は第１
のNANDゲート29の出力を反転して”０”を出力する。第
２のNANDゲート32はこの第１のEXORゲート30の出力を入
力して”１”を第２のEXORゲート21に出力する。第２の
EXORゲート21は第２のNANDゲート32の出力を反転して”
０”を出力し、これが演算結果出力端子３から演算結果
信号Ｆi として出力される。
【０１０５】第１のオペランド入力端子１に第１のオペ
ランド信号Ａi として”０”が、第２のオペランド入力
端子２に第２のオペランド信号Ｂi として”１”がそれ
ぞれ入力されている場合は、第１のNANDゲート29の出力
が上述の場合と同一であるので、説明を省略する。
【０１０６】最後に、第１のオペランド入力端子１に第
１のオペランド信号Ａi として”１”が、第２のオペラ
ンド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【０１０７】この場合は、第１のNANDゲート29はその３
入力の全てが”１”になるので”０”を出力する。第１
のEXORゲート30は第１のNANDゲート29の出力を反転し
て”１”を出力する。一方、ORゲート31はいずれの入力
も”１”であるので”１”を出力する。これにより、第
２のNANDゲート32はその２入力がいずれも”１”にな
り、”０”を第２のEXORゲート21に対して出力する。第
２のEXORゲート21はこの第２のNANDゲート32の出力を反
転して出力するので、”１”が演算結果出力端子３から
演算結果信号Ｆi として出力される。
【０１０８】算術演算”ADD ”を行う場合は、各制御信
号線25, 26, ９に制御信号Ｓ2 ，Ｓ1 ，Ｓ0 として”
１，０，１”が入力される。
【０１０９】この場合は、第２の制御信号線26に入力さ
れる制御信号Ｓ1 は”０”であるので、第１のEXORゲー
ト30は第１のNANDゲート29の出力をそのまま出力する。
また、第３の制御信号線９に入力される制御信号Ｓ
2 は”１”であるので、第３のNANDゲート20は先行ビッ
トからのキャリー入力端子27から入力されたキャリー信
号CYi-1 を反転して第２のEXORゲート21に出力する。
【０１１０】従って、第２のEXORゲート21は先行ビット
からのキャリー信号CYi-1 が”１”である場合は第２の
NANDゲート32の出力をそのまま演算結果出力端子３から
演算結果信号Ｆi として出力し、先行ビットからのキャ
リー信号CYi-1 が”０”である場合は第２のNANDゲート
32の出力を反転して演算結果出力端子３から出力する。
【０１１１】これらのことを前提として、第１のオペラ
ンド入力端子１及び第２のオペランド入力端子２に入力
される第１のオペランド信号Ａi 及び第２のオペランド
信号Ｂi のそれぞれの組み合わせについて、以下に説明
する。
【０１１２】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【０１１３】この場合は、ORゲート31は”０”を出力す
る。第２のNANDゲート32はこのORゲート31の出力を入力
して”１”を第２のEXORゲート21に対して出力する。
【０１１４】従ってこの際、キャリー入力端子27に入力
される先行ビットからのキャリー信号CYi-1 が”１”で
あれば、第２のEXORゲート21は第２のNANDゲート32の出
力”１”をそのまま演算結果出力端子３から演算結果信
号Ｆi として出力する。またインバータ33は第２のNAND
ゲート32の出力を反転して”０”を出力しているので、
第４のNANDゲート34はこれを入力して第５のNANDゲート
35に”１”を出力する。更に、第５のNANDゲート35の他
方の入力になっている第１のNANDゲート29の出力は”
１”であるので、第５のNANDゲート35は”０”を後続ビ
ットへのキャリー信号CYi としてキャリー出力端子28か
ら出力する。
【０１１５】逆にこの際、キャリー入力端子27から入力
される先行ビットからのキャリー信号CYi-1 が”０”で
あれば、第２のEXORゲート21は第２のNANDゲート32の出
力を反転して”０”を演算結果出力端子３から出力演算
結果信号Ｆi として出力する。また、インバータ33は第
２のNANDゲート32の出力を反転して”０”を出力してい
るので、第４のNANDゲート34はこれを入力して第５のNA
NDゲート35に”１”を出力する。更に、第５のNANDゲー
ト35の他方の入力になっている第１のNANDゲート29の出
力は”１”であるので、第５のNANDゲート35は”０”を
キャリー出力端子28から後続ビットへのキャリー信号CY
i として出力する。
【０１１６】次に、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”１”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。
【０１１７】この場合は、ORゲート31は”１”を出力す
る。また、第１のNANDゲート29は第２のオペランド入力
端子２から第２のオペランド信号Ｂi として”０”を入
力して”１”を出力し、第１のEXORゲート30はこれをそ
のまま出力する。従って、第２のNANDゲート32はその２
入力がいずれも”１”になり、”０”を出力する。
【０１１８】従って、この際、キャリー入力端子27から
入力されている先行ビットからのキャリー信号CY
i-1 が”１”であれば、第２のEXORゲート21は第２のNA
NDゲート32の出力”０”をそのまま演算結果出力端子３
から演算結果信号Ｆi として出力する。また、インバー
タ33は第２のNANDゲート32の出力を反転して”１”を出
力しているので、第４のNANDゲート34はその２入力がい
ずれも”１”になり、”０”を出力する。第５のNANDゲ
ート35はこの第４のNANDゲート34の出力を入力して”
１”をキャリー出力端子28から後続ビットへのキャリー
信号CYi として出力する。
【０１１９】逆にこの際、キャリー入力端子27から入力
されている先行ビットからのキャリー信号CYi-1 が”
０”であれば、第２のEXORゲート21は第２のNANDゲート
32の出力を反転して”１”を演算結果出力端子３から出
力する。また、第４のNANDゲート34はキャリー入力端子
27からキャリー信号CYi-1 として”０”を入力して第５
のNANDゲート35に対して”１”を出力する。更に、第５
のNANDゲート35の他方の入力になっている第１のNANDゲ
ート29の出力は”１”であるので、第５のNANDゲート35
は”０”をキャリー出力端子28から後続ビットへのキャ
リー信号CYi として出力する。
【０１２０】第１のオペランド入力端子１に第１のオペ
ランド信号Ａi として”０”が、第２のオペランド入力
端子２に第２のオペランド信号Ｂi として”１”がそれ
ぞれ入力されている場合は、第１のNANDゲート29及びOR
ゲート31の出力が上述の場合と同一であるので、説明を
省略する。
【０１２１】最後に、第１のオペランド入力端子１に第
１のオペランド信号1 i として”１”が、第２のオペラ
ンド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【０１２２】この場合は、第１のNANDゲート29はその３
入力の全てが”１”であるので”０”を出力し、第１の
EXORゲート30はこの第１のNANDゲート29の出力をそのま
ま出力する。第２のNANDゲート32はこの第１のEXORゲー
ト30の出力を入力して”１”を出力する。
【０１２３】従ってこの際、キャリー入力端子27に入力
されている先行ビットからのキャリー信号CYi-1 が”
１”であれば、第２のEXORゲート21は第２のNANDゲート
32の出力”１”をそのまま演算結果出力端子３から演算
結果信号Ｆi として出力する。また、第１のNANDゲート
29は”０”を出力しているので、第５のNANDゲート35は
この第１のNANDゲート29の出力を入力して”１”を後続
ビットへのキャリー出力端子28からキャリー信号CYi と
して出力する。
【０１２４】逆にこの際、キャリー入力端子27に入力さ
れている先行ビットからのキャリー信号CYi-1 が”０”
であれば、第２のEXORゲート21は第２のNANDゲート32の
出力を反転して”０”を演算結果出力端子３から出力す
る。また、第１のNANDゲート29は”０”を出力している
ので、第５のNANDゲート35はこの第１のNANDゲート29の
出力を入力して”１”を後続ビットへのキャリー信号CY
i としてキャリー出力端子28から出力する。
【０１２５】図１に示されている本発明のALU の回路は
合計38トランジスタで構成出来るため、必要なトランジ
スタ数が従来例に比して10％以上少なくなり、 LSIとし
てチップ上に集積した場合に占有する基板面積を小さく
出来る。
【０１２６】図４は本発明の算術論理演算回路(ALU) の
第２の実施例の構成を示す１ビット分の回路の回路図で
ある。なお、図４に示されている回路は、複数を上述の
実施例と同様に接続することにより、複数ビット分のAL
U として構成することが出来る。
【０１２７】この第２の実施例は、前述の実施例におい
て、参照符号21で示された第２のEXORゲートがEXOR出力
とエクスクルーシブノア(EXNOR) 出力との両出力を発生
出来るように構成されており、更にこれらの両出力を一
時蓄積する手段としての一時蓄積回路110 が設けられて
いる。
【０１２８】なお図４において、図１に示されている実
施例と共通の構成要素に対しては同一の参照符号を付与
することにより説明を省略する。
【０１２９】図４において、参照符号36はインバータ
を、37〜40はＮチャネルトランジスタをそれぞれ示して
おり、第２のEXORゲート21を構成している。
【０１３０】インバータ36の入力及びＮチャネルトラン
ジスタ37の一方の主電極とＮチャネルトランジスタ38の
ゲート電極とはNANDゲート32の出力に接続されている。
また、Ｎチャネルトランジスタ39の一方の主電極とＮチ
ャネルトランジスタ40のゲート電極とはインバータ36の
出力に接続されている。更に、Ｎチャネルトランジスタ
38の一方の主電極と、Ｎチャネルトランジスタ40の一方
の主電極と、Ｎチャネルトランジスタ37のゲート電極
と、Ｎチャネルトランジスタ39のゲート電極とはNANDゲ
ート20の出力に接続されている。
【０１３１】また、Ｎチャネルトランジスタ39の他方の
主電極とＮチャネルトランジスタ40の他方の主電極とは
互いに接続されていて、第２のEXORゲート21のEXOR出力
端子41になっている。更に、Ｎチャネルトランジスタ37
の他方の主電極とＮチャネルトランジスタ38の他方の主
電極とは互いに接続されて、第２のEXORゲート21の EXN
OR出力端子42になっている。
【０１３２】参照符号43, 44はＮチャネルトランジスタ
を、45, 46は互いの入力と出力とを接続されたインバー
タ (ノットゲート) をそれぞれ示している。Ｎチャネル
トランジスタ43の一方の主電極は第２のEXORゲート21の
EXOR出力端子41に接続されており、他方の主電極はイン
バータ45の入力に接続されている。Ｎチャネルトランジ
スタ44の一方の主電極は第２のEXORゲート21の EXNOR出
力端子42に接続されており、他方の主電極はインバータ
46の入力に接続されている。
【０１３３】参照符号47は第４の制御信号線であり、Ｎ
チャネルトランジスタ43のゲート電極及びＮチャネルト
ランジスタ44のゲート電極に接続されている。
【０１３４】また、この第２の実施例では前述の第１の
実施例に備えていたインバータ33は備えられておらず、
インバータ33の出力の代わりにインバータ36の出力がNA
NDゲート34の入力に接続されている。
【０１３５】この第２の実施例の各算術／論理演算実行
時の動作は第１の実施例と同様であり、各演算結果が第
２のEXORゲート21のEXOR出力端子41に出力され、その反
転信号が EXNOR出力端子42に出力される。これらの出力
は、第４の制御信号線47の信号が”１”になった場合
に、インバータ45, 46で構成されるデータを一時蓄積す
る手段としての一時蓄積回路110 に格納される。また、
演算結果がインバータ46の出力として得られることはい
うまでもない。
【０１３６】なおこの第２の実施例では、本発明のALU
からデータを取り出すためのデータバス及びそのコンプ
リメントバスをそれぞれインバータ46, 45の出力に接続
し、これらによってドライブすることが可能であり、図
１に示されている実施例に比して更にインバータ１つを
削減することが可能になる。
【０１３７】
【発明の効果】以上に詳述したように本発明に係る算術
論理演算回路によれば、従来に比して必要なトランジス
タの数を１ビット当り10％以上削減することが可能にな
り、また算術論理演算回路自体がデータバスをドライブ
出来る演算結果の一時蓄積手段を備えているため、別途
ドライバを設ける必要がなく、更に外部から演算の指示
を与えるための制御信号線の数が減少する等の優れた効
果を奏する。
【図面の簡単な説明】
【図１】本発明に係る算術論理演算回路の第１の実施例
の構成を示すための１ビット分の回路である。
【図２】本発明に係る算術論理演算回路が実行する算術
／論理演算と各制御信号線に入力される各制御信号の組
合せとの対応を示す表である。
【図３】本発明の算術論理演算回路が実行する算術／論
理演算の各オペランド信号, 桁上げ信号のキャリー入力
と及び演算結果信号との間の真理値表を示す模式図であ
る。
【図４】本発明の算術論理演算回路の第２の実施例の構
成を示す１ビット分の回路の回路図である。
【図５】従来の算術論理演算回路の１ビット分に相当す
る回路構成を示す回路図である。
【図６】従来の算術論理演算回路が実行する算術／論理
演算と各制御信号線に入力される信号との対応関係を示
す表である。
【符号の説明】
１ 第１のオペランド入力端子 ２ 第２のオペランド入力端子 ３ 演算結果出力端子 ９ 第３の制御信号線 20 第３のNANDゲート 21 第２のEXORゲート 25 第１の制御信号線 26 第２の制御信号線 27 キャリー入力端子 28 キャリー出力端子 29 第１のNANDゲート 30 第１のEXORゲート 31 ORゲート 32 第２のNANDゲート 36 インバータ 43 Ｎチャネルトランジスタ 44 Ｎチャネルトランジスタ 100 キャリー生成回路 111 一時蓄積回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図５は従来の算術論理演算回路（以下、
ALUという）の１ビット分に相当する回路構成を示す回
路図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】削除
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】参照符号27は先行ビットからのキャリー信
号CYi-1 の入力端子（以下、キャリー入力端子という）
を、28は後続ビットへのキャリー信号CYi の出力端子
（以下、キャリー出力端子という）をそれぞれ示してい
る。従って、図１に示されている本発明の１ビットALU
回路を並列して使用する場合は、隣合った１ビットALU
回路のキャリー信号CYi-1 を入力するキャリー入力端子
10とキャリー信号CYi を出力するキャリー出力端子11と
を互いに接続すればよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正内容】
【０１３５】この第２の実施例の各算術／論理演算実行
時の動作は第１の実施例と同様であり、各演算結果が第
２のEXORゲート21のEXOR出力端子41に出力され、その反
転信号が EXNOR出力端子42に出力される。これらの出力
は、第４の制御信号線47の信号が”１”になった場合
に、インバータ45, 46で構成されるデータを一時蓄積す
る手段としての一時蓄積回路110 に格納される。また、
演算結果がインバータ45の出力として得られることはい
うまでもない。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】従って、第２のEXORゲート21は、先行ビッ
トからのキャリー信号 #CYi-1 が”０”である場合は第
１のEXORゲート19の出力を反転して演算結果出力端子３
から演算結果信号Ｆi として出力し、先行ビットからの
キャリー信号 #CYi-1 が”１”である場合は第１のEXOR
ゲート19の出力をそのまま演算結果出力端子３から演算
結果信号Ｆi として出力する。これらのことを前提とし
て、第１のオペランド入力端子１及び第２のオペランド
入力端子２の入力端子にそれぞれ入力される第１のオペ
ランド信号Ａi と第２のオペランド信号Ｂi との組み合
わせについて、以下に説明する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】また、キャリー信号 #CYi-1 が”１”の場
合は、第２のインバータ22は第１のNORゲート15の出
力”１”を入力してこれを反転した”０”を第４の NOR
ゲート24に出力する。第３の NORゲート23は第２の NOR
ゲート18の出力”１”を入力して第４の NORゲート24
に”０”を出力する。従って、第４の NORゲート24はそ
の２入力が共に”０”になるので、後続ビットへのキャ
リー信号 #CYi としてキャリー信号出力端子11から”
１”を出力する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】第１の ANDゲート13は第１のオペランド入
力端子１から第１のオペランド信号Ａi として”１”
を、第２のオペランド入力端子２から第２のオペランド
信号Ｂi として”１”を、制御信号線８から制御信号Ｓ
3 として”１”をそれぞれ入力して”１”を出力する。
第１の NORゲート15はこの第１の ANDゲート13の出力を
入力して”０”を出力する。第２の NORゲート18は第１
のオペランド入力端子１から第１のオペランド信号Ａi
として”１”を入力して”０”を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】また、本発明の第２の目的は、それ自体が
データバスをドライブすることが可能な算術／論理演算
結果の一時蓄積手段を備えた算術論理演算回路の提供に
ある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】参照符号27は先行ビットからのキャリー信
号CYi-1 の入力端子（以下、キャリー入力端子という）
を、28は後続ビットへのキャリー信号CYi の出力端子
（以下、キャリー出力端子という）をそれぞれ示してい
る。従って、図３に示されている本発明の１ビットALU
回路を並列して使用する場合は、隣合った１ビットALU
回路のキャリー信号CYi-1 を入力するキャリー入力端子
27とキャリー信号CYi を出力するキャリー出力端子28と
を互いに接続すればよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】参照符号31は２入力のORゲートを示してお
り、その一方の入力は第１のオペランド入力端子１に、
他方の入力は第２のオペランド入力端子２にそれぞれ接
続されている。参照符号32は２入力の第２のNANDゲート
を示しており、その一方の入力は第１のEXORゲート30の
出力に、他方の入力はORゲート31の出力にそれぞれ接続
されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正内容】
【００８１】参照符号20は２入力の第３のNANDゲートを
示しており、その一方の入力は第３の制御信号線９に、
他方の入力は先行ビットからのキャリー入力端子27にそ
れぞれ接続されている。参照符号21は２入力の第２のEX
ORゲートを示しており、その一方の入力は第２のNANDゲ
ート32の出力に、他方の入力は第３のNANDゲート20の出
力にそれぞれ接続され、その出力は演算結果出力端子３
に接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】参照符号35は２入力の第５のNANDゲートを
示しており、その一方の入力は第１のNANDゲート29の出
力に、他方の入力は第４のNANDゲート34の出力にそれぞ
れ接続され、その出力は後続ビットへのキャリー出力端
子28に接続されている。なお、インバータ33, 第４のNA
NDゲート34及び第５のNANDゲート35でキャリー生成回路
100 を構成している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正内容】
【００８６】次に本発明のALU の動作について具体的に
説明する。なお、図５は本発明のALU により行われる演
算”OR”, ”EXOR”, ”AND ”,”ADD ”が行われる際
の各オペランド信号Ａi , Ｂi , キャリー信号CYi-1 及
び演算結果信号Ｆi との間の真理値表を示す模式図であ
る。まず、論理演算”OR”を行う場合について説明す
る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】まず、第１のオペランド入力端子１に第１
のオペランド信号Ａi として”０”が、第２のオペラン
ド入力端子２に第２のオペランド信号Ｂi として”０”
がそれぞれ入力されている場合について説明する。この
場合、ORゲート31は第１のオペランド入力端子１の信号
が”０”, 第２のオペランド入力端子２の信号が”０”
なので”０”を出力する。第２のNANDゲート32は、第１
のEXORゲート30の出力が”１”なので、ORゲート31の出
力を反転して第２のEXORゲート21に対して”１”を出力
する。第３のNANDゲート20は、第３の制御信号線９の信
号が”０”なので、第２のEXORゲート21に対して常に”
１”をする。第２のEXORゲート21はこの出力を受け、第
２のNANDゲート32の出力を反転して演算結果出力端子３
に演算結果信号Ｆi として”０”を出力する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正内容】
【０１２１】最後に、第１のオペランド入力端子１に第
１のオペランド信号Ａi として”１”が、第２のオペラ
ンド入力端子２に第２のオペランド信号Ｂi として”
１”がそれぞれ入力されている場合について説明する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正内容】
【０１３２】参照符号43, 44はＮチャネルトランジスタ
を、45, 46は互いの入力と出力とを接続されたインバー
タ (ノットゲート) をそれぞれ示している。Ｎチャネル
トランジスタ43の一方の主電極は第２のEXORゲート21の
EXOR出力端子41に接続されており、他方の主電極はイン
バータ46の入力に接続されている。Ｎチャネルトランジ
スタ44の一方の主電極は第２のEXORゲート21の EXNOR出
力端子42に接続されており、他方の主電極はインバータ
45の入力に接続されている。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 共に１ビットの第１のオペランドと第２
    のオペランドとの算術演算または論理演算を桁上げ信号
    のキャリー入力信号及び外部から与えられる算術論理演
    算の種類を指定する制御信号に従って実行する算術論理
    演算回路であって、 第１のオペランドと第２のオペランドと第１の制御信号
    とのナンド論理演算を実行してその結果を出力する第１
    のナンド論理手段と、 前記第１のナンド論理手段の出力と第２の制御信号との
    エクスクルーシブオア論理演算を実行してその結果を出
    力する第１のエクスクルーシブオア論理手段と、 第１のオペランドと第２のオペランドとのオア論理演算
    を実行してその結果を出力するオア論理手段と、 前記第１のエクスクルーシブオア論理手段の出力と前記
    オア論理手段の出力とのナンド論理演算を実行してその
    結果を出力する第２のナンド論理手段と、 第３の制御信号と桁上げ信号のキャリー入力とのナンド
    論理演算を実行してその結果を出力する第３のナンド論
    理手段と、 前記第２のナンド論理手段の出力と前記第３のナンド論
    理手段の出力とのエクスクルーシブオア論理演算を実行
    してその結果を出力する第２のエクスクルーシブオア論
    理手段とを備えたことを特徴とする算術論理演算回路。
  2. 【請求項２】 第１のナンド論理手段の出力と第２のナ
    ンド論理手段の出力と桁上げ信号のキャリー入力とから
    桁上げ信号のキャリー出力を発生する回路を備えたこと
    を特徴とする請求項１記載の算術論理演算回路。
  3. 【請求項３】 互いに出力と入力とが接続された２つの
    ノット論理手段で構成され、第２のエクスクルーシブオ
    ア論理手段の出力を一時蓄積する一時蓄積回路を備えた
    ことを特徴とする請求項１及び請求項２記載の算術論理
    演算回路。
  4. 【請求項４】 第２のエクスクルーシブオア論理手段は
    エクスクルーシブオア論理出力とエクスクルーシブノア
    論理出力とを有し、前記第２のエクスクルーシブオア論
    理手段の各出力を、２つのノット論理手段のそれぞれの
    入力にＮチャネルトランジスタを介して接続してあるこ
    とを特徴とする請求項３記載の算術論理演算回路。
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