JPH03103781A - 遅延欠陥試験方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路、更に具体的に云えば、集
積回路間の遅延欠陥を試験する方法とその装置に関する
。

従来の技術及び問題点 集梢回路は信号通路相互接続部゜によって回路基板で相
互接続され、回路を形成する。回路動作の間、信号通路
相互接続部により集積回路は互いにデータを転送し、情
報をｌＩＩＩｔＩｌする。適切な回路動作のため、信号
通路相互接続部は、開路または短絡状態のような欠点か
ら免れていなければならない。境界走査のような技術が
、集積回路の間の信号通路相互接続部の短絡または開路
状態を試験づるのに、一般的に集積回路に取入れられる
。

しかしながら、信号通路相互接続部にＪ３ける「遅延欠
陥」と呼ばれる時間に関する欠陥は、標準的な境界走査
技術では適切に試験されない。遅延欠陥は開路欠陥でも
短絡欠陥でもなく、また電気的にそのままの状態である
信号通路に存在し得る。信号が駆動ソースから受信ソー
スに伝搬するのに必要な時間が予定の時間を超過すると
きに、遅延欠陥が生じる。

境界試験方法は、集積回路間のワイヤ接続部の完全性を
試験するのに用いられても良いが、駆動集積回路の出力
バッファと受信集積回路の入カバッファの間に起こるで
あろうタイミング遅延問題の試験には、効果的に用いら
れない。信号通路時間遅延を試験するには、データは一
つの集積回路からの出力から印加されなければならず、
短時間でもう一つの集積回路の入力に標本化されなけれ
ばならない。遅延試験を行う境界走査方法は、集積回路
の出力へのデータの印加と、付近の集積回路の入力への
出力の標本化の間の時間の長さのために、効果的でない
。

例えば、提案ざれているＩＥＥＥ境界走査標準では、デ
ータが一つの集積回路から出力され、もう一つの集積回
路に標本化されるまでの間の試験クロックの最小数は１
　１／２試験クロックである。１０ＭＨｚ試験クロック
率において、駆動集梢回路と受信集積回路の間の組合せ
論理遅延は、遅延に関連する欠陥だと検出されるには、
１５０ナノ秒よりも大きくなければならない。このタイ
ミング分解能のレベルは、集積回路の間の信号通路相互
接続部の組合吐論理回路や他の種類の遅延欠陥を試験す
るには不適切である。

従って本産業分野において、集積回路の間の遅延欠陥を
試験する方法と装置への必要が生じている。

問題点を解決するための手段及び作用 本発明では、従来の遅延欠陥試験装置に伴う欠点および
問題を実質的になくすまたは防ぐような遅延欠陥試験ｈ
法及び装置が提供される。

本発明では、境界試験セルは特別な試験命令で発動され
得るトグル・モードを含み、集積回路の出力境界に、試
験クロックの立下りまたは立上り端での論理状態の間で
移行を出力さ仕る。伺じ命令により、受信集積回路の入
力境界の境界試験セルが標本化モードにされ、試験クロ
ック入力の次の端で、受信集積回路の人力においてデー
タを椋木化させる。標本化されたデータは、ｉｌＩ１力
信号が予定の時間西で受信集積回路に伝搬されたかどう
か決定するため、検査され得る。

本発明のこの局面により、従来の技術に比べて幾つかの
利点が提供される。この方法を用いることにより、信号
通路遅延試験は、一つ試験クロックの立下り及び立上り
端の間の時限、即ら半分のクロック・サイクルに相当す
る時限の間に行われても良い。例えば１０ＭＨｚで、５
０％の動作周期クロック入力では、５０ナノ秒を越える
信号通路遅延が検出ざれ得る。２　０　Ｍ　＋１　２で
は、２５ナノ秒の遅延測定が可能である。

この発明並びにその利点が更によく理解される楊に、次
に図面について説明する。

実　　施　　例 この発明の好ましい実施例は第１図乃至第２２図を参照
すれば最もよく理解されよう。種々の図面では、同様な
部分に同じ参照数字を用いている。

第１図は集積回路（ＩＣ＞１０のブロック図を示す。こ
の集積回路の周辺には、１Ｃ　　１０のアプリケーショ
ン論理回路１４を通るデータを制御並びに観測する為の
試験セル１２ａ乃至１２ｈが配置されている。集積回路
１０が、集積回路１０と他の集積回路の間の電気接続を
行なう複数個のビン１６を持っている。例としで、集積
回路１０は、入力信号ＩＮ１．ＩＮ２．ＩＮ３．１Ｎ４
を受取る４つのビン、及び出力信号ｏｕ’ｒｉ．ｏｕＴ
２．ＯＵＴ３．ＯＵＴ４を供給する４つのビンを持つも
のとして示しである。チップに対するこの他の信号は、
直列データ入力（ＳＤＩ）、制御バス１７及び直列デー
タ出力（５００）を含む。

入力信号ＩＮ１−ＩＮ４が入カバッフ７１８に接続され
る。このバッフ７が夫々の試験セル１２ａ乃至１２ｄに
対して出力する。各々の試験ヒル１２ａ乃至１２ｈは、
ＳＤＩ　　１−８及びＳＤ０１−８と記したそれ自身の
直列データ人力及び直列データ出力を持っている。図示
の形式では、ＩＣ　　１０に対するＳＤ１人力が試験し
ル１２ａのＳＤＩＩに接続される。この後のセル１２ｂ
乃至１　２　ｈのＳｏｌ入力が前のセルのＳＤＯを受取
る。

この為、ＳＤＯ１がＳＤＩ２に接続され、ＳＤＯ２がＳ
ＤＩ３に接続されると云う様になる。ＳＤＯ８がＩＣ１
０のＳＤＯビンに接続される。制御バス１７が各々の試
験ヒル１２ａ乃至１２『に並列に接続されている。

各々の試３１１ルはデータ入力（ＤＩＮ）及びデータ出
力（ＤＯＬＪＴ）を含む。入力試験セル１２ａ乃至１２
ｄでは、ＤＩＮが夫々バッファ１８の出力に接続され、
ＤＯＵＴがアプリケーション論理回路１４の入力に接続
される。アプリケーション論理回路１４の入力は、入力
ＩＮ１−ＩＮ４に対応して、ＩＮＩ’　　−ＩＮ４’　
と記されている。

ＩＮＩ’　−ＴＮ４’　は、試験構造を設けなければ、
チップに対する入力である。

アプリケーション論理回路１４からの出力がＯＵＴ１’
　．ＯＵＴ　２’　，ＯＵＴ３’　．ＯＵＴ４’と記さ
れている。アプリケーション論理回路の出力ＯＵＴ１’
　−ＯｔＪＴ４’　が出力試験セル１２ｅ乃至１２ｈの
データ入力（ＤＩＮ＞に接続される。

出力試験セル１２ｅ乃至１２ｉ１のデータ出力（ＤＯＬ
ＪＴ）が、ＯＵＴ信号ＯｔＪＴ１・−ＯｔＪＴ４に対応
する出力バッファ２０に接続される。

試験セル１２ａ乃至１２ｈが、集積回路１０内の非常に
多数の試験機能の基本となっている。ＳＤＩが試験セル
１２ａからＩＣ　　１０に入り、後続の各々のセル１２
ｂ乃至１２ｈに伝搬し、最後にＳＤＯ８を介して試ａｔ
？ル１２ｈから出力される。直列データ通路は、各々の
試験セル１２ａ乃至１２ｈにデータをシフ１・させ、そ
の外ヘシフトさせる為に使われる。

制御バスが、試験の間、試験セル１２ａＩＮＪ至１２ｈ
の各々を動作させる信号を供給するが、更に詳しいこと
は第２図乃至第３図について説明する。

試験モードにした時、試験セル１２ａ乃至１２ｈは、Ｉ
ｃ　　１０に対する並びにそれからのデータの通常の流
れを禁止する。試験モードでは、各々の試験セル１２ａ
乃至１２ｈが、その出力に付属する論理節を制御し、そ
の人力に付属する論理節を観測する。例えば、第１図で
、４つの入力ＩＮ１−ＩＮ４に付属寸る試験セル１２ａ
乃至１２ｄｌよ、１Ｎ１−ＩＮ４人力の論理レベルを観
測すると共に、ＩＮ１’　　−ＩＮ４’出力の論理レベ
ルを制御することが出来る。同様に、４つの出力に接続
された試験ヒル１２ｅ乃至１２ｈがＯＵＴ１’−ＯＬＪ
Ｔ４’入力の論理レベルを観測すると共に、ＯＵＴＩ−
ＯＵ１４出力の論理レベルをυＩＩＩｌｌ−ることが出
来る。

第２図には個々の試験しル１２の詳しいブロック図が示
されている。試験しル１２は３つのデータ入力、即ちデ
ータ入力（ＤＩＮ）、観測可能性データ人力（ＯＤ　Ｉ
　）及び直列ｉ一夕入力（ＳＤＩ）を持っている。デー
タ出力（ＤＯＵＴ）と直列データ出力（ＳＤＯ）の２つ
のデータ出力がある。制御パス１７は、データ入力マル
チプレクナ選択Ａ．Ｂ，レジスタ・ク０ツク信号（ＣＬ
Ｋ）、ラッチ付能《口０しＤ）及びデータ出力マルチブ
レクサ選択（ＤＭＸ）の５つの信月を有する。

第１のマルチプレクサ２２が、Ｄ形フリップフ０ツプ２
４の出力並びにＤ形ラッチ２６の反転出力と共に、ＯＤ
Ｉ及びＳＤＩ信号を受取る。マルチプレクサ２２の出力
がフリップフロップ２４の入力に接続される。ＣＬＫ信
号がフリツプ７ロツブのクロック入力に接続される。フ
リップフロツプ２４の出力がラッチ２６の入力に接続さ
れると共に、ＳＤＯ信号を発生する。ラツチ２６の出力
が第２のマルチブレクサ２８の人力に、ＤＩＮ信号と共
に接続される。口ＯＬＤ信号がラッチ付能に接続される
。マルチプレクサ２８の出力がＤＯＵＴ信号になる。マ
ルチプレクサ２８はＤＭＸ信号によって付能される。

動作について説明すると、４対１マルチプレクサ２２は
、フリツプ７口ツ！２４０入力を考えられる４つの源、
叩ちＯＤＩ，ＳＤＩ．フリップフロツプ２４の出力又（
よラッチ２６の反転出力の内の１つから選ぶことが出来
る様にする。ラッチ２６は、ＨＯＬＤ入力に印加された
論理レベルに応じて、フリップ７ロツプ２４の出力を伝
搬させるか又はその現在の状態を保持する様にｉＪＪＩ
ＩＩすることが出来る。２対１マルチブレクサ２８は、
ＤＭＸ入力によって加えられた論理レベルに応じて、Ｄ
ＯＵＴ出力をＤＩＮ人力又はラッチ２６の出力によって
駆動することが出来る様にする。４対１マルチプレクサ
２２、フリツプ７ロツプ２４、ラッチ２６及び２対１の
マルチプレクサの組合せにより、試験セル１２は４つの
同期モード、即ち、０−ド、シフト、トグル及び休止モ
ードで動作することが出来る。

ロード・モードでは、試験セル１２がＯＤ１人力の論理
状態をマルチプレクサ２２を介してＤ形フリップフロツ
プ２４にクロックで送込む。ＯＤ１入力は、試験の間に
ｗＡＮ４すべき信号に結合されており、大抵の場合、Ｏ
ＤＩ入力は、試験セルのＤＩＮ入力に接続されているの
と同じ境界信号に取付けられている。然し、ＯＤＩは他
の信号にも接続することが出来る。ロード動作を行なう
為、Ａ及び８人力が予定のレベルにセットされ、ＯＤＩ
入力を４対１マルチプレクリ”２２を介してフリツブフ
Ｏツプ２４に接続することが出来る様にする。通常、ラ
ッチ２６に対する口ＯＬＤ入力は低であり、ロード動作
の間、ラップーの出力を強制的にその現在の状態にとず
まらせる。

シフト・モードでは、試験セルがＳＤＩ入力の論理状態
をフリップフロツブ２４にクロックで通すと共に、この
論理状態をＳＤＯ出力から出力する。シフト・モードは
境界走査通路内にある試験ヒル１２を一緒に接続して、
境界走査通路に直列データをシフトしたり、その外ヘシ
フトさせることが出来る様にする。境界走査形式では、
試験セルのＳＤＩ入力が、第１図に示す様に、先行する
試験セルのＳ　Ｉ）　Ｏ出力に結合される。シフト動作
を行なわせる為、Ａ及びＢ人力が予定のレベルにセット
され、ＳＯｒ入力を４対１マルチプレクサを介してフリ
ツプ７ロツブ２４に接続することが出来る様にする。通
常、ラッチ２６に対するＨＯＬＤ入力は低に保たれ、シ
フト動作の間、ラッチの出力を強ｉｌｌ的に現在の状態
にとずまらせる。

トグル・モードでは、フリツプ７ロツプ２４の出力が、
ＳＤＩ又はＯＤＩ入力の状態に関係なく、ＣＬＫ入力の
速度で、２つの論理状態の間のトグル動作をする。この
形式では、Ｎ　Ｏ　Ｌ　Ｄ入力が高論理レベルに設定さ
れて、ラッチ２６を付能し、Ａ及びＢ入力は、ラッチ２
６の反転出力がフリツプフロツプ２４に伝搬する様に設
定ざれる。この様に！ＩＪ　ｍ入力が設定されると、フ
リツプフロツプ２４の出力からラッチ２６の入力へ、並
びにラツチ２６の反転出力からフリツプ７ロツブ２４の
入力へのフィードバック通路が形成ざれる。ラッチ２６
の反転出力でデータが反転されるから、各々のＣＬＫ入
力で、フリップフロッ１２４に反対の論理状態がクロッ
ク動作で形成され、トグル効果を生ずる。

休止モードでは、試験セルは、ＳＤＩ又はＯＤ１人力の
状態に関係なく、ＣＬＫが作用している間、現在の状態
にとずまる。この形式では、フリップ７ロップ２４の出
力が４対１マルチプレクサ２２を通過する。従って、フ
リツプ７口ツプ２４の入力がその出力に接続され、こと
ことくのクロック入力で、フリップフ０ツプ２４の現在
の状態がリフレッシュされる様にする。

試験セル１２は「正常」モード又は「試験」モードにす
ることが出来る。正常モードでは、試験セル１２が、入
力（ＩＮ１−ＩＮ４）及び出力（ＯＵＴＩ−ＯＵＴ４　
）がその中を自由に伝搬するデータ通路を作る。正常モ
ードは、ＤＩＮ信号がマルチプレクサ２８を介してＤＯ
ＵＴへ通過する様に、ＤＭＸ信号を設定することによっ
て達成される。正常モードにある間、試験セル１２は、
ＩＣ　　１０の通常の動作を乱さずに、４つの同期モー
ド（ロード、シフト、休止又はトグル）のどのモードで
も動作することが出来る。

Ａ及び８入力を介して制御信号を出して、試験しル１２
にＯ−ド動作を実行させることが出来る。

【１−ド動作により、試験セル１２が、ＯＤ■入力に存
在する論理レベルを捕捉する。一旦データが捕捉される
と、シフト動作を実施することにより、それを試験セル
１２の外ヘシフトさせることが出来る。ロード動作はＣ
ＬＫ入力と同期して行なわれる。シフト動作の後、典型
的には、試験セル１２は休止モードに復帰する。この能
力により、試験セル１２は、ＩＣの通常の動作中、ＩＣ
の入力及び／又は出力境界信号を標本化し、検査の為に
、このナンプル・データを外ヘシフトさせることが出来
る。通常の動作中に境界データを標本化することが出来
ることにより、試験セル１２は、高価な試験装賀や外部
の試験プロー１を使わずに、配線板上の多重ＩＣの機能
的な相互作用を検証することが出来る。

やはり正常モードにある間、ＤＭＸ入力を介して制御を
出して、試験セル１２により、ＩＣの通常の八力／出力
境界通路に予定の試験データ・ビットを挿入することが
出来る。挿入する試験データ・ビットがシフト動作によ
ってフリップフロップ２４にシフトさせられる。ラッチ
２６に対する口ＯＬＤ入力が高に設定されて、フリップ
フＯツブの試験データがラッチを通過して、２対１マル
チプレクサ２８に入力される様にすることが出来る。試
験データを挿入する為、ＤＭＸ入力は、マルチプレクサ
によってラッチ２６の出力からの試験データをＤＯＬＪ
Ｔ出力へ伝搬させる様なレベルに設定される。試験デー
タが挿入された後、ＤＭ×入力を切換えて、２対１マル
チプレク’Ｊ−２８により通常のデータをＤＩＮからＤ
ＯＵＴへ伝搬させる。

通常の動作中に試験データを挿入することが出来ること
により、試験セルは回路内にある１つ又は更に多くのＩ
Ｃの通常の挙動を修正することが出来る。この挿入能力
の特定の１つの用途は、配線板の１つ又は更に多くのＩ
Ｃの入力／出力境界に欠陥を伝搬させ、その欠陥を検出
して補正することが出来るかどうかを調べることである
。通常の動作中に標本化及び挿入試験機能を実施する為
には、試験セル１２は条件の定められた時点で、制御バ
ス１７からＩＩＩＩＩｌを受取らなければならない。

試験セル１２は、ＩＣ　　１０の通常の動作を乱さずに
、正常モードにある間に自己試験を行なうことも出来る
。シフト動作を行なって、フリップフＯツプ２４を既知
の状態に初Ｉ１設定することが出来る。シフト動作の後
、制御を出して、試験セル１２を１０ＬＫの変化の間、
トグル・モードに入らせる。この変化の間、フリツノフ
ロツプにはその状態を反転したものがｒ］一ドされる。

このデータ反転の後、もう１回のシフト動作を実施して
、フリップ７Ｏツプ２４の内容を再生し、反転動作を検
証する。この試験は、全体的な境Ｗ走査通路の完全さと
共に、試験セルの７リップフロツプ２４、４対１マルチ
プレクサ及びラッチ２６の夫々の組合せ動作を検証する
。

試験モードでは、試ｌＡセル１２はＤＩＮ入力からＤＯ
ＬＪＴ出力への信通のデータの流れを禁止する。ラッチ
２６の出力がＤＯＬＩＴ出力に接続される様なレベルに
ＤＭＸ入力を設定するこどにより、試験モードに入る。

通常、試験モードに入る前に、試験セル１２は、シフト
・パターンを介して、初期試験パターンを出力するよう
に準備されている。

曹通、試験セル１２は休止状態にあり、Ｄラツチに対す
るＨＯＬＤ入力が低に設定され、その現在の出力が保た
れる様にする。

試験モードにある間、［１−ド勤作を実行し、試験セル
１２がＯＤＩ入力に存在する論理レベルを捕捉する槌に
することが出来る。０−ド動作はＣＬＫ入力と同期して
行なわれる。ロード動作の間、ＨＯＬＤ入力を低に設定
し、Ｄラツチが現在の状態にとイまる様にする。同様に
、ＤＯＵＴ出力が現在の状態にとずまる。これはラッチ
の出力によって駆動されるからである。

ロード動作の後、シフト動作を行ない、試験セル１２が
ＳＤＩ入力から７リッ１フロップ２４を通してＳＤＯ出
力へデータをシフトするようにする。このシフト動作に
より、試験セルが前のＯ−ド動作の間に捕捉したデータ
をシフトして出すと共に、次の出力試験データをシフト
して入れて、ＤＯＬＪＴ出力に印加する。シフト動作は
ＣＬＫ入力と同期して行なわれる。シフト動作の間、Ｈ
ＯＬＤ入力は低に保ち、ラッチ２６の出力が現在の状態
にとずまる様にする。同様に、ＤＯｔＪＴ出力か現在の
状態にとずまる。これは、それがラッチの出力によって
駆ｉＰ７ｌされるからである。

ロード及びシフト動作シーケンスの後、試験セル１２が
休止モードに復帰し、口ＯＬＤ入力が高に設定され、ラ
ッチ２６が、フリップ７ロツプ２４にある新しい出力試
験データで更新される様にする。ラッチ２６が更新され
ると、新しい出力試験データがＤ　Ｏ　ｔＪ　Ｔ出力に
印加される。更新動作の後、ＨＯＬＤ人力を低に設定し
て、この後のロード及びシフト動作の間、ラッチ２６が
現在の状態にとずまる様にする。

ＨＯＬＤ、ロード、シフト及び更新／印加シーケンスが
、ＩＣ試験回路に付属する内部及び外部の論理素子の境
界走査試験の間繰返される。出力試験制ｔｌｌ（即ち、
ラッチ２６）及び入力試験の観測及びシフト（即ち、フ
リップフ０ツブ２４〉に対して別個のメモリ素子を用意
することにより、試験セル１２はＩＣの内部論理回路と
、ｔＣの境界に取付けられた外部の論理回路並びに／又
は配線接続部を同時に試験することが出来る。この特徴
によって、試験時間がかなり短縮される。

試験モードにある間、試験セル１２はトグル初作を行な
うことが出来る。ランチ２６の出力が試験モードの間、
ＤＯＵ丁出力に結合されているから、トグル動作を実施
する時、ＤＯＵＴ出力はＣＬＫ入力の速度でトグル仙作
を行なわ吐ることが出来る。第２のＤフリツブフロツプ
の代りにＤラッチを使う利点は、口ＯＬＤ人力を高に設
定することにより、ＤラツチはＤフリツプ７０ツブのＱ
出力を伝搬させることが出来ることである。トグル・モ
ードは単純な試験パターン発生器として、又はＩＣ　　
１０の出力バッフ？２０のパラメータを測定する為に使
うことが出来る。

第３図は１つの入力（ＩＮ）、１つの出力〈ＯＵＴ）、
アプリケーション論理回路部分１４、及び２つの試験セ
ル１２ｉ及び１２ｊからなる境界走査通路を有するＩＣ
の設計の略図である。アプリケーション論理回路１４に
対する入力が試験セル１２ｉの２対１マルチブレクナ２
８の出力に接続されていて、ＩＮ′と記されている。ア
プリケーション論理回路の出力はＯＬＩＴ’　と記され
ており、試験セル１２ｊのＤＩＮ及び００１信号に接続
されている。

ＩＮ入力が入力試験セル１２ｉのＤＩＮ入力に入り、２
対１マルチブレクザ２８を通過し、人力試験ヒルＤＯＬ
ＪＴ出力からＩＮ’　を介してアプリケーション論理回
路１４に出力される。同様に、アプリケーション論理回
路の出力ＯＵＴ’が、出力試ＭＬ−ル１２ｊのＤＩＮ入
力に入り、２対１マルチプレクサ２８を通過し、出力試
験セルのＤＯＵＴ出力からＯＵＴを介してＩＣの出力と
なる。

入力試験しル１２ｉのＯＤＩ入力がＩＣの入力（ＩＮ）
に取付けられており、出力試験セル１２ｊのＯＤ］入力
がアプリケーション論理回路の出力（ＯＵＴ’　）に取
付けられている。ＩＣのＳ　ＤＩ入力が入力試験セルの
ＳＤＩ入力に結合され、ＩＣ直列データ出力（ＳＤＯ）
が出力試Ｊｌ１ｔ７ルのＳＤＯ出力に結合されている。

直列データ通路が入力試験セル１２ｉの出力ＳＤＯと出
力試ａｔ＝ル１２ＪのＳＤＩ入力との間に存在し、デー
タをシフトさせる為の試験ヒルの問の内部接続部を作っ
ている。ｉ，ｌｌｔｌｌバス信号（Ａ．Ｂ．ＣＬＫ，目
ＯＬＤ及びＤＭＸ）が両方の試験セル１２ｉ．１２ｊに
接続され、両方が同期的に動作することが出来る様にし
ている。

正常モードでは、データがＩＮから入力試験ヒル１２ｉ
を介してＩＮ’へ流れ、アプリケーション論理回路１４
に流れ、アプリケーション論理回路のＯＬＩＴ’　から
出力試験セル１２ｊを介してＯＵＴへ流れる。次に例に
よって、試験セル１２１．１２ｊが、通常の動作中、第
３図のＩ　Ｃの境界で椋木化及び挿入試験動作を行なう
様にする為に、制御バス１７を介して出る制御信号のシ
ーケンスについて説明する。

標本化動作シーケンス １）最初に両方の試験ヒルが正常モード及び休止モード
である。

一制御バス：ＤＭＸ＝０、ＢＡ＝１１、ト１０ＬＤ＝Ｏ
，ＣＬＫ＝活動状態。

（ＢＡが４対１マルチプレクサ２２に対して出される選
ばれた制御信号に等しい場合）一アブリクーション論理
回路のＩＮ’人力がＩＣのＩＮ入力によって駆動される
。

−ｔＣのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’出力によって駆動される。

両方の試験セルのＤラツチが現在の状態にとずまる。

両方の試験セルのＤフリツプ７ロツプが現在の状態にと
どまる。

２〉入力及び出力境界データを捕捉する為に１ＣＬＫの
間ロード・モードに入る。

一制御バス：　ＤＭＸ＝Ｏ，ＢＡ＝０１　、ＨＯＬＤ＝
０、ＣＬＫ＝活動。

アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ入
力によって駆動される。

−ＩＣのＯＬＪＴ出力がアプリケーション論理回路のＯ
ＵＴ’出力によって駆動される。

一両方の試験セルのＤラツチが現在の状態にとずまる。

一両力の試ｗＡｔ？ルのＤフリップフ口ツノがそのＯＤ
Ｉ入力でクロック動作によって論理レベルになる。

３）捕捉データをシフトして出す為に２　０　Ｌ　Ｋの
間シフト・モードに入る。

一制御バス：　ＤＭＸ＝０、ＢＡ＝ＯＯ，ＨＯＬＤ＝Ｏ
，ＣＬＫ＝活動。

−アプリケーション論理回路のＩＮ’人力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’出力によって駆動される。

両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験ヒルのＤフリップ７ロツプがＳＤＩ人力の
論理レベルにクロック動作で入る。

４）休止モードに入る。試験完了。

一制御バス：ＤＭＸ−０、ＢＡ＝１１、日ＯＬＤ＝０．
ＣＬＫ一活動。

−アプリケーション論理回路のＩＮ’人力がＩＣのＩＮ
入力によって駆動される。

ＩＣのＯＵ’Ｔ出力がアプリケーション論理回路のＯｔ
ＪＴ’出力によって駆動ざれる。

一両方の試験ヒルのＤラッチが現１Ｆの状態にとずまる
。

一両方の試験セルのＤフリップフ０ツプが現在の状態に
とずまる。

試験データ挿入動作シーケンス １）最初に両方の試験セルは正常モード及び休止モード
にある。

制御バス：ＤＭＸ−０、ＢＡ＝１１、口ＯＬＤ＝Ｏ、Ｃ
ＬＫ＝活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−１０のＯＬＪＴ出ｈがアプリケーション論理回路のＯ
ＩＪＴ’　出力によって駆動される。

一両方の試験セルのＤラッチが現存の状態にとずまる。

一両方の試験セルのＤフリップフＯツプが現在の状態に
とシまる。

２）挿入すべき試験データを１］一ドする為、２ＣＬＫ
の間シフト・モードに入る。

−制御バス：　ＤＭＸ−０、［３Ａ＝ＯＯ、口ＯＬＤ＝
Ｏ，ＣＬＫ＝活動。

−アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩｃのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’　出力によって駆動される。

一両方の試験セルのＤラツチが現在の状態にとイまる。

一両方の試験セルのＤフリツプフロツプがＳＤ１人力の
論理レベルにクＯツク動作で入る。

３）休止モードに入り、両方の試験セルのＤラッチを挿
入すべき試験データで更新する。

一制御バス：　ＤＭＸ−０，ＢＡ＝１　１　、ＨＯＬＤ
一“０．１．０”、ＣＬＫ＝活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’出力によって駆ｌｌｌされる。

一両方の試験セルのＤラツブがＤフリツプフＯップの論
理レベルに更新される。

一両方の試験セルのＤフリップフロツプが現在の状態に
とずまる。

４）休止モードにとずまり、ＤＭＸを高に設定して試験
データを挿入づる。

一制御バス：ＤＭＸ−１、ＢＡ＝１　１、ＨＯＬＤ＝Ｏ
，ＣＬＫ一活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラツチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラツチによって
駆動される。

一両方の試験セルのＤラツチが現在の状態にとずまる。

一両方の試験セルのＤフリツプ７ロツプが現在の状態に
とずまる。

５）休止モードにとずまり、ＤＭＸを似に設定して試験
データを取出し、試験を完了する。

−　ｔＩｌｌ御バス：ＤＭＸ＝Ｏ、ＢＡ＝１　１、｝１
０１Ｄ−０，ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵＴ出力がアブリケーシコン論理回路のＯＵ
Ｔ’出力によって駆動される。

一両方の試験セルのＤラッチが現在の状態にとノまる。

一両方の試験セルのＤフリップフロップが現在の状態に
とずまる。

試験モードの間、試験セル１２ｉ及び１２ｊを通る入力
及び出力データの普通の流れが禁止ざれる。試験モード
では、入力試験セル１２１がアプリケーション論理回路
のＩＮ’入力を制御して、ＩＣに対するＩＮ入力を観測
する。同様に、出力試験セル１２ｊがＩＣ　　１０から
のＯＵＴ出力をＩ１１１ｌＩｌシて、アブリケーシッン
論理回路からのＯＵ丁′出力を観測する。次に例によっ
て、試験セル１２ｉ及び１２ｊに境界走査試験及び出力
バッファ・トグル動作を行なわせる為に、ｔＩＩ１御バ
スを介して出る制御のシーケンスを説明する。

境　　査試　勤作シーケンス １）ＩＩ初両方の試験セルは正常モード及び休止モード
にある。

−ｖ１１１１バス：　ＤＭＸ−０，ＢＡ＝１　１　、Ｈ
ＯＬＤ＝０、ＣＬＫ＝活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
人力によって駆動される。

−ＩＣのＯＬＪＴ出力がアプリケーション論理回路のＯ
ＬＩＴ’出力によって駆動される。

一両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップ７０ツプが現在の状態に
とずまる。

２）第１の出力試験パターンをシフトして入れる為に、
２ＣＬＫの間シフ１・・モードに入る。

−　＆ＩＪ　ｔｉｌｌバス：ＤＭＸ−０、ＢＡ＝ＯＯ、
ＨＯＬＤ＝０、ＣＬＫ・一活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＬＩＴ出力がアプリケーション論理回路のＯ
ＵＴ’出力によって駆動される。

一両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップフロツブがＳＤＩ入力の
論理レベルにクロック動作で入る。

３）休止モードに入り、第１の出力試験パターンでＤラ
ッチを更新する。

−　Ｉｌｌ　ｔｌｌパス：　ＤＭＸ−０，ＢＡ−１　１
　、ＨＯＬＤ＝“０．１．０”　、ＣＬＫ一活勤。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のＯｔ
ＪＴ’　出力に占って駆動される。

一両方の試験セルのＤラッヂがＤフリップフロップの論
理レベルに更新される。

一両方の試験セルのＤフリップフロップが現在の状態に
とｆまる。

４》休止モードにとずまり、試験モードに入り、第１の
出力試験パターンを印加する。

−　ｉｌｌ御バス：ＤＭＸ＝１、Ｂ八＝１１、ＨＯＬ１
）＝Ｏ，ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによってｌｌｌｉ！ＩＭざれる。

ＩＣのＯ　Ｕ　Ｔ出力が出力．ＳＩｔ験セルのＤラッヂ
によって駆動される。

一両方の試験セルのＤラツチが現在の状態にとくよる。

一両方の試験セルのＤフリップ７ロップが現在の状態に
とザまる。

５）入力及び出力境界データを捕捉する為に、ＩＣＬＫ
の間ロード・モードに入る。

ｔｌＩ１御バス：　ＤＭＸ＝１、ＢＡ＝０１、ＨＯＬＤ
＝０，ＣＬＫ＝活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラッチによって
駆動される。

一両方の試験セルのＤラッチが現在の状態にと誓まる。

一両方の試験セルのＤフリップ７ロツブがその００１人
力の論理レベルにクロック動作で入る。

６〉捕捉したデータをシフトして出すと共に、次の出力
テストパターンをシフトして入れる為に、２０ＬＫの間
、シフト・モードに入る。

一制御バス：ＤＭＸ＝１、ＢＡ＝ＯＯ，ＨＯＬＤ＝Ｏ，
ＣＬＫ＝活動。

アプリケーション論理回路のＩＮ’入力が入力試験セル
のＤラッヂによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラツブによって
駆動される。

一両方の試験セルのＤラツチが現在の状態にとずまる。

一両方の試験セルのＤフリツプフロツブがそのＳＤＩ入
力の論理レベルにクロック動作で入る。

７）休止モードに入り、Ｄラツチを更新して次の出力試
験パターンを印加する。

−ｉ，１１１１１バス：　ＤＭＸ−１、ＢＡ＝１　１、
ＨＯＬＤ−″０．１．．Ｏ”　，ＣＬＫ一活動。

ーアプリケーション論ｙＰ回路のＩＮ’入力が入力試験
セルのＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラツチによって
駆動される。

−両方の試験セルのＤラツチがＤフリツブフロップの論
理レベルに更新される。

一両方の試験セルのＤフリツブフＯツプが現在の状態に
とザまる。

８）境界試験が完了するまで、工程５乃至７を繰返し、
その後制御を出して、正常七−ド及び休止モード（王程
１）に復帰する。

出力バツフ？・トグル動作シーケンス １〉最初に両方の試験セルは正常モード及び休（トモー
ドである。

−　ｌＩＩＩ　ＩＩＩバス：ＤＭＸ−０、ＢＡ−１１、
口ＯしＤ＝０、ＣＬＫ一活勤。

ーアプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

ＩＣのＯＬＪＴ出力がアプリケーション論理回路のＯＬ
ＪＴ’出力によって駆動ざれる。

一両方の試験ヒルのＤラツチが現在の状態にとぜまる。

両方の試験セルのＤフリツプフＯツプが現在の状態にと
ザまる。

２〉出力バッフ？・トグル・パターンをシフトして入れ
る為に、２ＣＬＫの間シフト・モードに入る。

制御バス：　ＤＭＸ＝０、ＢＡ＝００、目ＯＬＤ＝０、
ＣＬＫ＝活動。

ーアプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＬＩＴ出力がアプリケーション論理回路のＯ
　Ｕ　Ｔ　’　出力によって駆動される。

両方の試験ヒルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップ７ロップがそのＳＤＩ入
力の論理レベルにクロック動作で入る。

３〉休止モードに入り、出力試験パターンでＤラッチを
更新する。

一制御バス：ＤＭＸ＝Ｏ、ＢＡ＝１１、口ＯＬＤ＝・゛
０．１．０”、ＣＬＫ＝活動。

ーアプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＬＪＴ出力がアプリケーション論理回路のＯ
ＵＴ’出力によって駆動される。

一両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。

一両方の試験セルのＤフリップフ１］ツプが現在の状態
にとずまる。

４〉休止モードにとずまり、試験モードに入り、出力試
験パターンを印加する。

一制御バス：ＤＭＸ＝１、ＢＡ＝１　１、ＨＯＬＤ＝０
、ＣＬＫ＝活動。

ーアプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

ＩＣのＯＵＴ出力が出力試験セルのＤラッチによって駆
動される。

一両方の試験ヒルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップフロツプが現在の状態に
とずまる。

５）トグル・モードに入り、ＨＯＬＤ入力を高に設定し
、トグル試験を開始する（Ｎ個のクＯツク入力に対し）
。

一制御バス：ＤＭＸ＝１、ＢＡ＝１０、口ＯＬＤ＝１、
ＣＬＫ＝活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラツチによって
駆動される。

一両方の試験セルのＤラツチがＤフリツプフロップから
のデータをｏ　ｏ　ｕ−ｒ出力へ通過させる。

一両方の試験セルのＤフリップフＯツプがクロック動作
でＱ−Ｄラツチ出力を入れる。

６）休止モードに入り、口ＯＬＤ及びＤＭＸ入力を低に
設定し、トグル試験を完了する。

一制御バス：　ＤＭＸ−０１ＢＡ＝１　１　、ＨＯＬＤ
＝Ｏ，ＣＬＫ＝活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
人力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のｏｔ
ｒｒ’出力によって駆動される。

一両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリツプ７ロツプが現在の状態に
とシまる。

注意：第３図で、トグル試験の間、入力試験セルのトグ
ル動作をしたくない場合、別個の口ＯＬＤ入力を使って
、出力試験ヒルがトグル動作をする間、入力試験セルの
出力を強制的に静止状態にすることが出来る。同様に、
別個のＩＩＩ御（Ａ及びＢ）によって、出力試験セルが
トグル動作をしている間、入力試験セルを休止モードに
することが出来る。

次に第４ａ図には、好ましい実施例の両方向試験セル３
０のブロック図が示されている。両方向試験ヒル３０は
入力／出力ビンと関連して使うことが出来、これを介し
て信号が両方向に通ることが出来る。両方向セル３０は
第２図に示す試験セル１２を基本ヒルとして使い、両方
向動作を行なわせる為の追加の回路を設けてある。具体
的に云うと、両方向セル３０が追加の３つのマルチプレ
クサ３２，３４．３６を有する。第１のマルチブレクサ
３２は２つの入力ＳＹＳＧ　（システム３状態付能）及
びＴＳＴＧ　（試験３状態付能）を石する。このマルチ
プレクサがＳＥＬＧ（付能選択）信号によって制御ざれ
る。この信号が、２つの人力の一方を選択する。第１の
マルチプレク１ナ３２の出力がＯＢＧ　（出力バッフ７
３状態付能〉である。ＯＢＧ信号がＩＣの３状態出力バ
ソファの出力状態をｌｌＩ＋１　ｔ！Ｄする。

第２のマルチプレクナ３４がＤＩＮＡ信号及びＤＩＮＢ
信号と云う２つの人力を受取る。マルチプレクナ３４が
マルチブレクサ３２の出力、即らＯＢＧ信号によって制
御される。ＤＩＮＡ入力はＩＣのアプリケーション論理
回路１４の出力であり、ＤＩＮＢ入力はＩ／Ｏバツファ
からの外部人力である。マルチプレクサ３２からのＯＢ
Ｇ信号出力を使って、マルチブレクザの３４の入力を選
択する。

第３のマルチブレクサ３６は、ＤＩＮＡと、基本試Ｍセ
ル１２のラッチ２６からの非反転出力（ＬＱ）と云う２
つの入力を持っている。第３のマルチブレクサ３６がＤ
ＭＸ信号によってυ１御される。

第２のマルチブレクサ３４の出カが基本試験ヒル１２の
ＯＤ１入力に接続される。第３のマルチプレク＃ｆ３６
の出力はＤＯｔＪＴＡと記されており、基本試験セル１
２からのＩ）　Ｏ　Ｕ　Ｔ信号がＤ　Ｏ　Ｕ　−ｒＢと
記されている。

動作について説明すると、ＯＢＧ出力が、ＳＥＬＧ入力
が低である時、ＳＹＳＧ人力（正常モード３状態制御入
力〉によって駆動される。Ｓ　Ｅ　ｔ−Ｇ入力が高であ
る時、第１のマルチブレクサ３２のＯＢＧ出力がＴＳＴ
Ｇ入力（試験モード３状態制御入力〉によって駆動され
る。第４ａ図では、○ＢＧ信号の低出力により、出カバ
ッファが作動し、Ｏ　Ｂ　Ｇ信号の高出力が出力バッフ
ァを３状態にすると仮定している。

第２のマルチブレクサ３４が第１のマルチブレクナ３２
からのＯＢＧ出力によって制御される。

第２のマルチプレクザの目的は、２つのデータ入力ＤＩ
ＮＡ又はＤＩＮＢの一方を基本試験セルのＯＤ１入力に
結合して、ロード動作の間、適当な信号を標本化するこ
とが出来る様にすることである。第２のマルチブレクサ
３４に対するＤＩＮＡ人力はアプリケーション論理回路
からの出力である・第２のマルチブレクサの選択人力Ｏ
ＢＧが低に設定されていて、アプリケーシ］ン論理回路
からの出力動作を示す時、ＤＩＮＡ信号が基本試験セル
１２の００１人力に結合され、ロード動作の間、標本化
することが出来る。第２のマルチブレクザの選択人力Ｏ
ＢＧが高に設定されていて、アプリケーション論理回路
に対する入力動作を示す時、ＤＩＮＢ信号が試Ｉ１１ル
ｌ２１７）ＯＤ１入力に結合され、ロード動作の間、標
本化することが出来る。第３のマルチブレクサ３６が試
験しル１２にも送られるＤＭＸ信号によって制ＩＩｌさ
れる。試験しル′１２のＬＱ出力が、試験しル１２の内
部にあるＤラッチ２６の出力である。Ｌ　Ｑ出力は、ロ
ード及びシフト動作の間、ＤＯＵＴＡ出力信号を試験モ
ードで一定に保持することが出来る様にする。試Ｓｔ−
ル１２及び第３のマルチプレクザ３６に対するＤＭＸ入
力が低に設定されている時、両方向セル３０は正常モー
ドである。正常モードでは、ＤＩＮＡ出力が第３のマル
チプレクサ３６を通過し、セルのＤＯＬＪＴＡ出力から
出力され、Ｉ／Ｏバッフ７の出力バッフ７部分に対し、
アプリクーション論理回路１４からの通常のデータ出力
通路を設定づる。同様に、正常モードでは、ＤＩＮＢ入
力が試験しル１２の中にある２対１マルチブレクサ２８
を通過し、セルのＤＯＬＪＴｌ３出力から出力され、Ｉ
／Ｏバッファの入カバッファ部分からアプリケーション
論理回路１４への通帛のデータ入力通路を設定する。

試験セル１２及び第３のマルチプレクザ３６に対するＤ
ＭＸ入力が高に設定されている時、両方向試験セル３０
は試験Ｌ−ドになる。試験モードでは、試験セルのＬＱ
試験データ出力が第３のマルチブレクサ３６を通過し、
セルのＤＯＵＴＡ出力から出力され、試験セル１２から
Ｉ／Ｏバッフ７の出力バッフ７部分への試験データ出力
通路を設定する。同様に、試験モードにある時、内部試
験セルのＬＱ試験データ出力が試験ヒルの内部の２対１
マルチブレクザ２８を通過し、試験ヒル１２のＤＯＵＴ
Ｂ出力から出力され、試験セル１２からアプリケーショ
ン論理回路１４へのデータ出力通路を設定する。

第４ｂ図には、両方向バッファ及びアプリケーション論
理回路１４の間に接続された両方向試験セル３０のブロ
ック図が示されている。データ出力動作を実施する時、
出力バッフ７３８がＯＢＧによって付能される。正常モ
ードでは、アプリケーション論理回路１４からのデータ
がＤ　Ｉ　Ｎ　Ａ入力から両方向試験しル３０を通過し
、ＤＯＵＴＡ出力から出力バッフ７３８に結合される。

ＤＯＵＴＡ出力は出力バッファ３８を通過して、Ｉ／Ｏ
ビン４０に印加される。試験モードでは、両方向試験セ
ル３０に記憶されている試験データがＤＯＵＴＡ出力を
介して出力バソファに供給され、出カバッファ３８を通
過して、Ｉ／Ｏビン４ｏに印加される。

データ入力動作を実施する時、出力バッファがＯＢＧ信
号により高インピーダンス状態になる。

正常モードでは、Ｉ／Ｏビン４０からのデータが入カバ
ッファ４１及びＤＩＮＢ入力を介して両方向試験セル３
０に入り、試験セル３０を通過し、ＤＯＬＪＴＢ出力を
介してアプリケーション論理回路に印加される。試験モ
ードでは、試験ヒル３０に記憶されている試験データが
ＤＯＬＪＴＢ出力からアプリケーション論理回路に印加
される。

第５図には試験しル１２の特定の構成を示す回路図が示
されている。この構成はマルチブレクリ〜２２．２８、
Ｄフロツブ２４及びラッチ２６を有する。

第１のマルチブレクサ２２は独立の６つの入力信号を持
っている。ＳＤＩ信Ｑがカスケード接続の２つのインバ
ータ１０８．１１０に入力される。

その結果インバータ１１０から出る出力が伝送ゲート１
１２に入力される。伝送ゲートは、Ｐヂャンネル形ｌ一
ランジスタのソース及びドレインの両方をＮチャンネル
形トランジスタに結合することによって形成される。伝
送ゲート１１２の出力が伝送ゲー１−　１　１　４の出
力並びに伝送ゲート１１６の入力に結合されている。同
様に、伝送ゲート１１６の出力が伝送ゲート１２２の出
力及びカスケード接続の１対のインバータ１１８．１２
０の入力に結合されている。インバータ１２０の出力が
マルチブレクサ２２の最終的な出力を表わす。

マルチプレクサ２２に対するＯＤ１入力が伝送ゲート１
１４に接続されている。伝送ゲート１１４の出力が伝送
ゲート１１２の出力及び伝送ゲート１１６の入力に結合
されている。

マルチブレクサ２２に対する第３の入力がラツヂ２６の
反転出力である。この信号が伝送ゲート１２４に人力さ
れる。伝送ゲート１２４の出力が伝送ゲート１２６の出
力及び伝送グート１２２の入力に結合されている。

マルチブレクサ２２に対する第４の入力がＤフリツブフ
ロツブ２４の出力である。この信号が伝送ゲート１２６
に入力される。伝送ゲート１２６の出力が伝送ゲート１
２４の出力及び伝送ゲート１２２の入力に結合されてい
る。この結果伝送ゲ−ト１２２から出る出力が伝送ゲー
ト１１６の出力に結合されている。

マルチブレクサ２２の残りの２つの入力が、マルチブレ
クサ２２の中にある種々の伝送ゲートに対する選択信号
として作用する。先ず入カ信号八がインバータ１２８に
接続される。インバータ１２８の出力がインバータ１３
０の入力に接続される。インバータ１２８の出力１よ更
に伝送ゲート１１４，１２６のＰヂャンネル形ゲートに
も接続される。同じ出力が伝送ゲート１１２，１２４の
Ｎチｔ？ンネル形ゲートに接続される。インバータ１３
０の出力が伝送ゲート１１２，１２４のＰチャンネル形
ゲート及び伝送ゲート１１４，１２６のＮチャンネル形
ゲートにＦｆｉ続される。

マルチブレクサ２２に対する８入力も選択信月として使
われる。８入力がインバータ１３２に接続される。イン
バータ１３２の出カがインバータ１３４に接続される。

更にインバータ１３２の出力が伝送ゲート１２２のＰチ
ャンネル形ゲート及び伝送ゲート１１６のＮチャンネル
形ゲートに接続される。インバータ１３４の出力が伝送
ゲート１２２のＮチャンネル形ゲート及び伝送ゲート１
１６のＰチャンネル形ゲートに接続される。

Ｄフリップフロツブ２４がクロック人力ＣＬＫ及びマル
チプレクサ２２の出力の両方に接続されている。Ｄフリ
ップフ０ツブ２４の中では、クロック信号がインバータ
１４０に入力され、その出力を使ってＮチャンネル形ト
ランジスタ１４２のゲートを制関する。クロック信号は
Ｎチｐンネル形トランジスタ１４４のゲートをυ３１１
１１する為にも使われる。Ｄフリップ７Ｏツプ２４のＤ
入力がＮチャンネル形トランジスタ１４２の第１のソー
ス／ドレインに接続される。トランジスタ１４２の第２
のソース／ドレインがインバータ１４６の入力に接続さ
れる。インパータ１４６の出力がＮチャンネル形トラン
ジスタ１４４の第１のソース／ドレインに接続されると
共に、インバータ１４８の入力に接続される。インバー
タ１４８の出力がインバータ１４６の入力に接続される
。トランジスタ１４４の第２のソース／ドレインがイン
バータ１５０の入力に接続される。インバータ１５０の
出力がインバータ１５２の入力及びインバータ１５４の
入力に接続される。インバータ１５４の出力がインバー
タ１５０の人力に接続される。インバータ１５０の出力
は伝送ゲート１２６の入力に６接続ざれている。インバ
ータ１５２の出力がＤノリップフロツブ２４の反転出力
である。Ｄフリップノロツ１２４の反転出力がインバー
タ１５６に入力される。インバータ１５６の出力が試験
セルのＳＤＯ出力である。

Ｄフリツブフロツブ２４の出力（インバータ１５０の出
力）がラツチ２６のＤ入力に接続ざれている。この入力
がＮチャンネル形トランジスタ１６０の第１のソース／
ドレインに接続ざれる。Ｎチャンネル形トランジスタ１
６０の第２のソース／ドレインがインバータ１６２の入
力に接続される。ラッチ２６の中では、インバータ１６
２の出力がインバータ１６６の入力及びインバータ１６
４の入力に接続されている。インバータ１６６の出力が
インバータ１６２の入力に接続されている。

インバータ１６２の出力はラッチ２６の反転出力を表わ
す。前に述べた様に、この反転出力が伝送ゲート１２４
を介してマルチブレクサ２２に接続される。インバータ
１６４の出力がラッチ２６の非反転出力を表わし、これ
がマルチブレクナ２８に接続されている。ラッチ２６は
、Ｎチャンネル形トランジスタ１６０のベースに対する
保持電圧入力によってｉＩＩＩＩＩｌされる。

試験セルの中にある第２のマルチプレクサ２８はＤＩＮ
，インバータ１６４の出力及びＤＭＸと云う３つの別々
の入力を持っている。ＤＩＮ信号がＰチャンネル形トラ
ンジスタ１７０及びＮチャンネル形トランジスタ１７２
のそれぞれ一方のゲートに接続される。インバータ１６
４の出力が１〕チャンネル形トランジスタ１８２、Ｎチ
１ｙンネル形トランジスタ１８４のゲートに接続される
。ＤＭＸ入力がＮチャンネル形トランジスタ１７４，１
７６．１７８のゲートとＰチャンネル形トランジスタ１
８０のゲー１・に接続される。Ｎ′ｆ−ｐンネル形トラ
ンジスタ１７８の第１のソース／ドレインがＶＣＣに接
続され、第２のソース／ドレインが節１９６に接続され
る。同様に、Ｎチャンネル形トランジスタ１７６の第１
のソース／ドレインがアースに接続され、第２のソース
／ドレインが節１９６に接続される。更に節１９６がＰ
チャンネル形トランジスタ１８８のゲートとＮチャンネ
ル形トランジスタ１８６のゲートに接続される。Ｐチ１
？ンネル形トランジスタ１８８及び１８０の第１のソー
ス／ドレインが結合され、ｖｏｏに接続されている。Ｐ
チャンネル形トランジスタ１８８．１８０の第２のソー
ス／ドレインが夫々Ｐチャンネル形トランジスタ１８２
．１７０の第１のソース／ドレインに接続される。Ｐチ
ャンネル形トランジスタ１８２．１７０の第２のソース
／ドレインが結合され、節１９４に接続ざれる。Ｎチャ
ンネル形１・ランジスタ１８４．１７２の第１のソース
／ドレインが結合され、節１９４に接続される。

Ｎチャンネル形トランジスタ１８４，１７２の第２のソ
ース／ドレインが、夫々Ｎチャンネル形１〜ランジスタ
１７４．１８６の第１のソース／ドレインに接続される
。Ｎチャンネル形トランジスタ１７４．１８６の第２の
ソース／ドレインがアースに接続される。節１９４がＮ
チャンネル形トランジスタ１９２．１９０のゲートに接
続される。

Ｎチャンネル形トランジスタ１９２の第１のソース／ド
レインがＶ。０に接続される。Ｎチャンネル形トランジ
スタ１９２の第２のソース／ドレインがＮチャンネル形
トランジスタ１９０の第１のソース／ドレインに接続さ
れ、この組合せ信号が試験セルのＤＯＵＴ信号を表わす
。Ｎチャンネル形トランジスタ１９０の第２のソース／
ドレインがアースに接続される。

この発明は観測能力データ入力（ＯＤ　Ｉ　）に高速性
能を持ち、シフト・データ入力（ＳＤ　Ｉ　）の保持時
間をゼロに保ち、ＳＤＩの設定時間を増加し、クロック
の変化からＳＤＯ出力までの伝搬の遅延を増加する。Ｓ
ＤＩの保持時間がゼロであることにより、カスケード形
式の場合の異常なデータ伝搬の問題がなくなる。ＳＤＩ
の設定時間が大ぎいこと並びにクロックからＱまでの遅
延を若干増加したことにより、クロックのスキューの余
裕を高め、こうして試験ヒルの種々の部品の間のスキュ
ーによる伝搬誤差をなくず。

直列データ入力を遅くし、こうして設定ｖ１間を長くす
る為に、第１のマルヂブレクサ２２には２つの弱いイン
パータ１０８．１１０を使っている。

こう云うインパータはＳＤＩ人力にだけ使われるから、
この方法により、ＯＤＩ入力の性能の低下が入り込むこ
とはない。ＳＤＯへの出力通路に別の２つのインバータ
１５０．１５２を挿入して、クロックからＱまでの伝Ｗ
１遅延を若干長くする。

ＳＰＩＣＥの特徴づけにより、この発明は最小／最大Ｓ
ＤＩ設定が２７１４ナノ秒、ＳＤＩ保持時間がゼロ、最
小／最大クロックーＱ遅延が０．９６／５．９６ナノ秒
であることが判った。このデータから、最小／最大のク
Ｏツク・スキュー・マージンは２．９６／１９．９６ナ
ノ秒になる。

この発明の試験ヒルは従来に較べて重要な利点を持つ。

第１に、この発明の試ＪＩＩｔ？ルは、全体的な試験時
間を短縮する為に、内部及び外部の境界試験を同時に実
ＩＭする為に使うことが出来る。第２に、試験ヒルは、
親の集積回路の通常の動作中、境界のデータを標本化し
又はデータを仲人づることが出来る。第３に、試験セル
はフリーランニングの試験クロックと動作が同期してい
る。第４に、この発明は、パラメータの目安が得られる
様にする為、並びに境界試験を容易にする為、ＩＣのア
プリケーション論理回路から独立に、ＩＣの出力バッフ
ァのトグル動作を行なわせる方法を提供する。第５に、
この試験セルは自己試験能力がある。

この発明の試験セル１２の機能は、セル・ライブラリイ
を使うことよって高めることが出来る。

このライブラリイには、追加の回路をＩＣ　　１０に使
われる１つ又は更に多くの試験セル１２に設けて、強化
した試験回路にすることが出来る。ごのような回路のラ
イ１ラリイを設けて、回路の設計技術者が特定のＩＣ　
　１０の注文設計が出来る様にする。

第６図には、この発明の試験セル１２と関連して、マス
ク可能な比較器論理回路部分２００が示されている。マ
スク可能な比較器論理回路部分２００は、ある条件に応
答して試験を実施する為の比較試験の特徴を追加するも
のである。

マスク可能な比較器論理回路部分２００は、ＸＯＲゲー
ト２０２及びナンド・ゲート２０４を有する．，ｘＯＲ
ゲート２０２は２つの入力を持ち、第１の入力が試験セ
ル１２に対するＤＩＮ及びＯＤＩ入力に接続ざれ、第２
の入力が予想データ（ＥＸＰＤ）信号に接続されている
。ナンド・ゲート２０４も２つの人力を持ち、一方の入
力がＸＯＲゲート２０２の出力に接続され、もう１つの
人力が比較マスク（ＣＭＰＭＳＫ）信号に接続されてい
る。ナンド・ゲート２０４の出力が比較出力（ＣＭＰＯ
ＵＴ）信号である。

マスク可能な比較器論理回路部分２００は、試験セル１
２のＤＩＮ入力に現れる論坤レベルを、ＥＸＰＤ入力に
現れる予定の論理レベルと比較する手段になる。ＤＩＮ
入力及びＥＸＰＤ入力の論理レベルが符合すれば、排他
的オア・ゲートの出力が低に駆！７Ｊされる。ＤＩＮ入
力及びＥＸＰＤ入力の論理レベルが符合しなければ、排
他的オア・ゲートの出力は高に駆動される。排他的オア
・ゲートからの低レベル出力（符合状態〉により、ナン
ド．ゲートはＣＭＰＯＬＩＴ出力を介し高レベルを出力
する。排他的オア・ゲート２０２からの高レベル出力（
符合せず）は、ナンド・ゲート２０４に対するＣＭＰＭ
ＳＫ入力が低レベルで’＞Ｇノれば、ナンド・ゲート２
０４にＣＭＰＯＬＪＴ出力を介し低論理レベルを出力さ
せる。

比較器論理回路部分２００のＣＭＰＯＩＪＴ出力が高論
理レベルであることは、この特定の試験セルを通過する
入力又は出力境界信号が予想状態に等しいことを示す。

集積回路のことごとくの入力及び出力信号に同様な試験
セルを設けると共に、種々の試験セルからの全てのＣＭ
ＰＯＵＴ信８が高である状態を検出する論理回路を一結
に設けることにより、Ｉｌ１％回路の入力及び出力の範
囲全体にわたって予想した境界状態が発生したことを検
出することが可能である。

ある境界比較の用途では、集積回路の１つ又は更に多く
の入力並びに／又は出力の状態は無関係であることがあ
る。こう云う場合、比較器論理回路部分２００は強制的
に比較動作をマスクして、比較動作の結果に関係なく、
ＣＭＰＯＵＴ出力に高レベルを出力することが出来る。

こう云うことが出来ることにより、集枯回路の設副の境
界に沿って、「ドントケア」比較状態を設定することが
出来る。ドントケア状態は、特定の試験ヒルのＣＭＰＭ
ＳＫを低論理レベルに設定することによって達戒される
。ＣＭＰＭＳＫ入力に観レベルが印加された全ての試験
セルは、そのＣＭＰＯＵＴ出力から高論理レベルを出力
する。ＣＭＰＯＬＪＴ出力を強制的に高にすることによ
り、ドントケア状態を持つ試験セルは、集積回路の境界
にある他の試験セルで行なわれている比較の全体的な結
果に影響しない。

ある用途では、試験セルは、試験を容易にする為に、集
積回路の境界に擬ランダム・パターン発生（　Ｐ　Ｒ　
Ｐ　Ｇ　）及び／又は並列署名解析（ＰＳＡ）能力を持
つことが要求されることがある。ＰＲＰＧモードでは、
直列接続した一連の試験セルのＤＯｔＪＴ出力から擬ラ
ンダム出力パターン・シーケンスを発生さ仕ることが出
来る。ＰＳΔモードでは、直列接続した一連の試験セル
に、ＤＩＮ入力に現れるデータを試験の為の「茗名」に
圧縮する様にすることが出来る。

ＰＳＡ試験論理を実施することが出来る好ましい構成の
ライブラリイ・ヒルが第７図に示されている。基本試験
セル１２の人力及び出力は第２図について説明した信号
である。更に、ＰＳＡ論理回路部分２０６がデータ・マ
スク（１’）ＡＴＶＳＫ）及びＰＳＡ付能（ＰＳＡＥＮ
Ａ）と云う２つの入力信号を受取る。ＤＡＴＭＳＫ及び
ＰＳＡＥＮＡ入力はｖ１御バスの延長である。

ＰＳΔ論理回路部分２０６は排他的オア・ゲート２０８
及び２つのナンド・ゲート２１０，２１２で構成される
。ナンド・ゲー１〜２１０がＤ　Ａ　ＴＭＳＫ信号とＤ
ＩＮ入力信号とに接続されている。

ナンド・ゲート２１２がＰＳＡＥＮＡ信号とＳＤＩ信号
とに接続されている。ナンド・ゲート２１０，２１２の
出力が排他的オア・ゲート２０８の入力に接続される。

排他的オア・ゲートの出力が基本試験セル１２のＯＤＩ
入力に接続される。

ＰＳＡ論理回路部分２０６を基本セル１２に取ｆ＝１け
る時、１）ＩＮ入力に対するＯＤＩ入力の普通の接続を
変更して、直接接続にならない様にする。

然し、ロード動作の間、００１人力を介して試験データ
を捕捉すると云う堪木的な機能は依然として有効である
が、ＰＳＡＨ＆験論理を介してロード動作に対処する為
には、次に述べる加粋則及び信月の配送が必要である。

他の全ての機能（休止、シフト及び１・グル）並びにそ
れに必要なセル間の相互接続は同じま１である。

基本的なロード動作を行なう為、論理回路部分２０６に
対するＤＡＴＭＳＫ及びＰＳＡＥＮＡ入力は夫々高及び
低の論理レベルに設定する。この状態では、ＰＳＡ論理
回路部分は、ＤＩＮ入力からナンド・ゲート２１０及び
排他的オア・ゲー１−２０８を通り、基本試験しル１２
のＯＤＩ入力に至る配送通路を作る。ロード動作を行な
う時、試験しル１２がＰＳＡ論理回路部分２０６を通る
配送チャンネルを介して、ＤＩＮ入力の論理レベルを捕
捉する。

試験セルがＰＳＡ！７１作を行なうべき時、ＭＳＫＤＡ
Ｔ及びＰＳＡＥＮＡ入力が両方とも高論理レベルに設定
され、基本試験セル１２に対するｉｂ１　ａｌｌを出し
て、Ｏ−ド初作を実施する。この様にＭＳＫＤＡＴ及び
ＰＳＡＥＮＡ入力が設定されると、ＰＳＡ論理回路部分
２０６は、ＤＩＮ及びＳＤＩ入力に存在する論理レベル
に対して排他的Ａア作用をし、その結果を試験セル１２
のＯＤＩ入力に対して出力する。Ｏ−ド動作の問、試験
セル１２がＯＤＩ入力を標本化し、排他的オア勤作の結
果を記憶する。各々の試験しル１２で実施される局部的
な排他的オア動作及びロード動作が、直列シフトの為の
（［ｌｌ］も、１つのセルの８０１を別のセルのＳＤＯ
に接続する）及び多項式フィードバックの為の所要のセ
ル間接続と共に、境界走査著名解析構造を構成する基本
となる。

ＰＳＡ動作の間、ＰＳＡ論理回路部分２０６が、排他的
オア動作に封するＤＩＮ入力の影響をマスクする手段に
なる。このマスク動作は、ＰＳＡＥＮＡ入力を高にした
ま）、ＭＳＫＤＡＴ入力を低に設定することによって行
なわれる。ＭＳＫＤＡＴ入力が低に設定ざれると、Ｐ　
Ｓ　Ａ論理回路部分２０６はＳＤ１人力を試験セル１２
の００１人力に結合し、前段のセルのＳＤＯ出力の値だ
【ノが標本化され、試験セル１２に記憶される。こう云
うことが出来ることによって、ＰＳＡ動作の間、集積回
路の境界で、１つ又は更に多くの試験セルのＤＩＮ入力
に付属する信号をマスクすることが出来る。

ＰＲＰＧ動作を試験ヒルが行なう時、制御を出して、試
験セル１２にＳＤＩ人力からＳＤＯ出力へのシフト動作
を行なわせる。

ＰＲＰＧの間、−２の試験セル１２にデータをシフトさ
せ【、擬ランダム出力パターンを発生させる。こうして
得られた擬ランダム・パターン発生出力は、走査通路の
長さと、走査通路内にある試験セル１２の多項式フィー
ドバック接続とによって決定される。更に、試験セルに
対するＨＯＬＤ及びＤＭＸ入力を高に設定して、発生さ
れた試験信号タ試験セルのＤＯＬＪＴ出力の外へ送出す
ことが出来る様にする。

ＰＲＰＧ及び／又はＰＳＡの試験特徴を持つ試験ヒルを
使う用途では、集積回路の境界にある試験セルの特定の
群又は範囲に合吐て、試験セル１２の間の多項式フィー
ドバック接続の：ｇ１節が出来る様にする為に、プログ
ラム可能な多項式タップを設けるのが有利である。この
特徴を使う利点は、（１〉集積回路の設計に於ける試験
セルの構成が１！！！単になること、（２）外部多項式
タップを追加する必要がなくなること、（３）全ての必
要な論理回路が各々の試験ヒル１２の中にあるから、集
積回路の配置内での試験セルの配置及び信０の配送が改
善されることである。

基本試験セル１２、ＰＳＡ論理回路部分２０６及びプロ
グラム可能な多項式タップ２１４で構成された試験回路
の好ましい例が第８図に示されている。試験セル１２及
びＰＳＡ論理回路部分に対する入力及び出力は第７図に
示すものと同じである。プログラム可能な多項式タップ
論理回路部分２１４はこの他に２つの入力信号、即ち多
項式タップ付ｆＩ（ＰＴＥＮＡ）及びフィードバック人
力（ＦＢＩ＞と、追加の１つの出力信号フィードバック
出力（ＦＢＯ）とを必要とする。ＰＴＥＮＡ信号がｉＩ
ＩＪｔｌｌバスの延長である。ＦＢＩ及びＦＢＯ信号が
、ＰＲＰＧ及び／又はＰＳＡ試験動作に裳求される多項
式フィードバック回路を構成する為の、試験回路の間の
相互接続部となる。プログラム可能な多項式タップ論理
部分は排他的ノア・ゲ−　ｌ−　２　１　６及びナンド
・ゲー１−　２　１　８で構成される。ナンド・ゲート
が関連した試験セル１２のＳＤＯ出力とＰＴＥＮＡ信号
とを入力としで受取る。

排他的ノア・ゲート２１６がブンド・グート２１８の出
力とＦＢＩ信ｇを受取る。排他的ノア・ゲート２１６の
出力がＦＢＯ信号である。

Ｐ　Ｒ　Ｐ　Ｇ又はＰＳＡを実施するのに要求される重
要な能力は、走査通路内にある全ての又は選ばれた一群
の試験回路の論理状態の排他的オアに繕づくフィードバ
ック回路を設けることである。このフィードバック回路
の結果が、走査通路の最初の試験回路に入力され、フィ
ードバック・ループを閉じる。第８図では、ナンド・ゲ
ート２１８及び排他的ノア・ゲート２１６の組合じが、
フィードバック回路にある特定の試験回路の論理状態を
含めたり除外したりすることが出来る様にする。

同様なプログラム可能な多項式タップ論理回路部分を持
つ試験回路は第９ａ図に示す様に相互接続することが出
来る。ＰＲＰＧ／ＰＳＡ論理回路部分及びプログラム可
能な多項式タップ論理回路部分を持つ４つの試験回路２
２０ａ乃至２２０ｄが、１次直列データ入力（ＰＳＤＩ
）から１次直列データ出力（ＰＳＤＯ）信号まで走査通
路内に相互接続されている。各々の試験セル２２０ａ乃
至２２０ｄのプログラム可能な多項式タップ論理回路は
、後続の試験回路のＦＢＯ出力信号が先行する試験回路
のＦＢＩ入力に人力を供給する様に相互接続されている
。例えば、試験回路２２０ＣのＦＢＯが試ｊｌ！ヒル２
２０ｂのＦＢＩに接続されている。各々の試験回路２２
０ａ乃至２２０ｄに対するＰＴＥＮＡ入力がＰ　Ｔ　Ｅ
　Ｎ　Ａバスから印加される。フィードバック選択（Ｆ
ＢＳＥＬ）入力（制御バス１７の延長）が、第１の試験
同路２２０ａの入力にあるマルチプレク＋Ｊ２２２を制
御する。このマルチプレクサが試験同路２２０ａのＳＤ
Ｉ入力に供給する。最後の試験回路２２０ｄのＦＢＩ入
力が低論理レベルに結線され、最後の試験回路２２０ｄ
のプログラム可能な多項式タップ論理回路に影響を持た
ない様になっている。

通常のシフト動作の間、直列データがＰＳＤ　Ｉに入り
、試験セルを通って、ＰＳＤＯから出て行く。ＰＲＰＧ
又はＰＳＡモードにした時、第１の試験回路２２０ａの
入力にあるマルチプレクサ２２２が、フィードバック結
果（ＦＢＲ）信号を第１の試験回路２２０ａのＳＤＩ入
力に接続される様に選択する。試験回路２２０ａ乃至２
２０ｄにあるプログラム可能な多項式タップ論理回路が
、ＦＢＩ及びＦＢＯの結線接続部と組合さって、ＰＲＰ
Ｇ及びＰ　Ｓ　Ａ　＃Ｊ作に必要な排他的オア・フィー
ドバック回路を形成する。試験回路のＰＴＥＮ八入力が
高であれば、その試験回路２２０の試験セル１２の論理
状態がフィードバック回路に含まれる。試験回路のＰＴ
ＥＮＡ入力が低であれば、その試験回路の試験セル１２
の論理状態はフィードバック回路に含まれない。

ある用途では、何れもＰＲＰＧ／ＰＳＡ及びプログラム
可能な多項式論理回路を持つ一連の試験セル１２で構威
された１次走査通路を区間に仕切ることが必要になるこ
とがある。１次走査通路の各々の区間は第９ｂ図に示す
様に構成しで、１次走査通路内に多数の局部的なＰＲＰ
Ｇ／ＰＳＡ試ｗＡ機能を持たせることが出来る。走査通
路の各々の区間は第９ａ図に示すフィードバック接続を
持っていて、走査通路のその区間にある適当な試験セル
１２が局部的なフィードバック回路に含まれる様に選ぶ
ことが出来る様にする。各々の局部的なフィードバック
回路のフィードバック結果（ＦＢＲ）が、マルチブレク
ザを介して、走査通路のある区間にある第１の試験セル
１２まで結合される。

ＰＳＡ試験論理回路は第４図の両方向試験セルにも含め
ることが出来る。ＰＳＡ試験論理回路を含めると、一方
向の場合について述べたのと同じ利点が両方向試験ヒル
に得られる。

基本試験セル１２、両方向マルチブレクサ論理回路及び
ＰＳＡ論理回路部分２０６で構成ざれた好ましい試験回
路の例が第１０図に示されている。

この試験回路に要求される入力及び出力信号は、第４図
及び第８図について述べたものと同じである。ＰＳＡ論
理回路を持つ両方向試験回路を作るのに必要な唯一の変
更は、ＰＳＡ論理回路を挿入して、次の様な結線をする
ことである。（１）第２のマルチブレクサ３４のＳＥＬ
ＯＤ［出力を第７図でＤＩＮに接続すると示したＰＲＰ
Ｇ／ＰＳＡナンド・ゲート２１０の人力に接続する。（
２）試験セルに付属するＳＤＩ入力を第７図に示すＰＲ
ＰＧ／ＰＳＡナンド・ゲー１−　２　１　２の入力に接
続する。（３）ＰＲＰＧ／ＰＳＡ排他的オア・ゲート２
０８の出力を試験セル１２のＯＤＩ入力に接続する。

第１１図はＰＲＰＧ／ＰＳＡ論理回路部分２０６及び多
項式タップ論理回路部分２１４の両方を持つ両方向試験
回路を示す。第１１図の回路は第１０図の回路と同一で
あって、更に、第８図に示した様に、多項式タップ論理
回路部分２１４が試験セル１２に接続されている。同様
に、マスク可能な比較論理回路を含む両方向試験回路と
か、マスク可能な比較論理回路、ＰＲＰＧ／ＰＳＡ論理
回路及び多項式タップ論理回路を含む両方向試験回路と
云う様に、ライブラリイ・セルのこの他の組合せを両方
向試験回路に利用することが出来る。

この発明のセル・ライブラリイを第２図の基本試験セル
１２にＩＯ連して説明したが、その考えは、別のアーキ
テクチュアを持つ基本試験セル１２にも使うことが出来
る。ライブラリイ・セルは、秤々の異なる集積回路試験
構造を構成する為に使うことの出来る様な、ある範囲の
ビット・スライス試験可否検査セルを集積回路の設計技
術者に提供する。ライブラリイ・セルの形で試験の解決
策を提供する利点は、（１）集積回路の設計で試験ア−
キテクチュアの構或がｔｉａｉになること、（２）自動
化出来る様な構造的な試験方法が得られること、（３〉
新しい集積回路を設計する度に、特別の試験方式を構成
する必要がなくなること、（４）全ての必要な試験論理
回路が試験回路の中にあるから、試験アーキテクチュア
の配置及び信号の配送が改善されること、及び（５）そ
の中から所望の試験ｎｊ否検査の特徴を選択することが
出来る様な基準を顧客に提供することである。

ＩＣ乃至システム・レベルの試験を容易にする為、レジ
スタ、ラッチ、バツフ７又はトランシーバの様な標準的
使用部品を、試験セル１２で構成された試験インターフ
ェース及び境界走査通路を含む様に設計することが出来
る。一層高い組立てレベルでの試験を簡単にする為に、
試験回路を標準的な部品で構成することは、ハードウエ
ア・システムの試験及び管理のコストを切下げる方法に
なる。

今日、配線板及びシステムの試験には、高価な試験装置
及び機械的なブロープ方式を使うことが必要である。あ
るシステムの中にある配線板を試験する為には、試験装
置に対して試験の為のアクセスが出来る様にそ、れを取
外さなければならない。

直列試験インターフェースを介してアクセスが可能であ
る埋込みの試験回路を持つ標準的な部品であれば、試験
がｗｒｉｔになる。この様な部品を用いる配線板の設計
は、それがシステム内にある間に、直列試験バスを介し
て試験することが出来る。

更にこう云う装置は、一層ＰＪ単で、一層コストの安い
試験装置で試験を行なうことが出来る様にする。更に、
従来の配線板の設計では、部品の密度の為に、回路のブ
ロープ検査が物理的に出来ないことがある。この場合、
部品内に埋込まれた試験回路を介してしか、試験を行な
うことが出来ない。

第１２図は試験区切り装ｉＮ２２６．２２８によって、
組合Ｉ！論理回路２２４を観測し且っｌＩＩ＋１１Ｉｌ
する場合を示す。試験区切り装置２２６．２２８は、バ
ッファ、ラッチ、レジスタ又はトランシーバの様な多数
の周知の装置に基づくものであってよい。

例として、区切り装置２２６．２２８が８ビット・レジ
スタであると仮定する。組合せ論理回路は回路内での試
験能力を持たない任意の数の回路で構成することが出来
る。

入力試験レジスタ２２６が、本来は組合せ論理回路に送
られる筈のデータを観測し、′組合せ論理回路２２４を
ｌＩ１１御する為に、データを出力することが出来る。

出力試験レジスタ２２８は組合せ論理回路２２４からの
データ出力を観測して、本来は組合せ論理回路２２４の
出力に接続される装置に対する出力をｔＩＩＩ　ｔｌａ
することが出来る。人力試験レジスタ２２６が直列デー
タを受取り、出力試験レジスタ２２８に対して直列デー
タを出力する。

入力を観測して出力をｉｌＪ　ＩＩＩすることにより、
試験レジスタ２２６．２２８は、前にｆｆｉｌ図につい
て述べたのと大体同じ様に、組合せ論理回路２２４を試
験することが出来る。

第１３図は１実施例の試験装置２２６を示す。

データ人力Ｄｏ−Ｄ７が入力バツファ２３０を介して試
験装置２２６に入力される。人カバッファ２３０の出力
が入力試験回路レジスタ《人力ＴＣＲ）２３２に接続さ
れる。試験回路レジスタ２３２の出力がレジスタ２３４
に接続ざれる。レジスタ２３４の出力が出力試験回路レ
ジスタ（出カＴＣＲ）２３６に接続される。出カＴＣＲ
　　２３６の出力が出力バッフ７２３８に接続され、こ
れが出力データ信号ＱＯ乃至Ｑ７を発生する。試験セル
２４０．２４２が装置の外側がらυＪｔｌｌ信号を受取
る。この場合、試験セル２４２がクロック入カ（ＣＬＫ
）を受取り、試験セル２４０が制御入力（ＱＣ）を受取
る。試験セル２４０の出力が３状態動作の為、出力バッ
フ７２３８に接続される。

試験セル２４２の出カがレジスタ２３４のクロック入力
に接続される。試験装置２３６の外側からのＳＤＩ信号
が、試験セル２４０１走査側路レジスタ２４４及び命令
レジスタ２４６に入る。走査データ通路が試験セル２４
０、試験セル２４２、入力ＴＣＲ　　２３２及び出カＴ
ＣＲ　　２３６を３ｆｆ＋る。出力ＴＣＲ　　２３６の
直列データ出カが、走査側路レジスタ２４４の出カと共
にマルチプレクＶ２４８に接続される。マルチプレクサ
２４８は命令レジスタ２４６から走査通路選択イ３号を
受取る。マルチプレクサ２４８の出力が、命令レジスタ
２４６からの出力と共に、マルチプレクサ２５０に接続
される。マルチブレクサ２５０は試験ボート２５２から
も選択信号を受取る。試験ボートが試験装置２２６の外
側からＭＯＤＥ及びクロック（ＣＬＫ）信号を受取り、
走査及び試験制ｍ＋信号を出力する。命令レジスタ２４
６は試験セル２４０．２４２及びＴＣＲ２３２，２３６
に対する試験制御信号をも出力する。

試験レジスタに対するｉＩ１１御信月（ＣＬＫ及びＯＣ
）入力が例であって、特定の用途に対してこの他の信号
を用いてもよいことは云うまでもない。

例えば、クリア信号又は付能信号を試験ヒルを介して適
当に設計したレジスタに接続することが出来る。更にレ
ジスタは、ラッチ、バッフ７、トランシーバ又はその他
の装置を構成する適当な回路に圃換えてもよい。更に、
Ｉｌｌ　ｍ及びデータＩ／Ｏ信号の数は、￥Ａ置の構成
に応じて変えることが出来る。

試験装置２２６の走査構造は境界走査通路（　，Ｌｔ験
ヒル２４０．２４２及びＴＣＲ　　２３２．２３６を通
る）、走査側路通路及び命令走査通路を含む。ＭＯＤＥ
及びＳＧＫ入力を介して出された走査アクセス・プロト
コルは、直列データを境界又は側路走査通路の中に、或
いは命令レジスタの中に走査することが出来る様にする
。境界及び側路走査通路の間の選択が、マルチブレクサ
２４８に対する走査通路選択出力を介して、命令レジス
タにある現在の命令によって決定される。

ＴＣＲ　　２３２，２３６は、前に述べた様に、試験セ
ル１２を基本とする複数個の試験回路で構成される。典
型的には、ＴＣＲ　　２３２．２３６はＰＲＰＧ／ＰＳ
Ａ及び／又はブ０グラム可能な多項式タップ論理回路部
分を持つ複数個の試験回路で形成される。試験セル２４
０，２４２は典型的には、追加の回路を持たない基本試
験セル１２である。試験セル２４０．２４２及びＴＣＲ
２３２．２３６に対する制御回路は図面に示してないが
、直列データ・シフト及び試験回路のｉｌｌ　ｔｉｌｌ
の為、各々のセルに対してｉｌｌ　ｔａｌｌバスが接続
される。

試験命令を命令レジスタ２４６の中に走査して、境界走
査論理回路によって試験動作を行なわせることが出来る
。試験を実施しない時、通常の動作命令が命令レジスタ
２４６に走査される。通常の動作命令の間、境界走査論
理回路は通常のＩ／Ｏ及びｉ，ＩＩ　ＩＩＩ信号が境界
走査論理回路を自由に通ることが出来る様にする。

命令レジスタに「境界走査命令」を設けて、境界走査通
路（ＴＣＲ　　２３２．２３６及び試験セル２４０．２
４２を通る〉が内部のＩ／Ｏ信号を制御する様にするこ
とが出来る。このｔｉＩＩ　ａｌｌは、境界走査セルの
ＤＭＸ入カを高論理レベルに設定することによって行な
われる。このモードでは、ＭＯＤＥ及びＳＣＫ入力から
外部＆ｌＩＩＩｌを出して、境界走査通路が試験セル２
４０，２４２及びＴＣＲ２３２．２３６のＤＩＮ人カに
ある論理レベルを捕捉する様にすることが出来る。捕捉
動作の間、試験ｔ！ル２４０．２４２及び入カＴＣＲ　
　２３２が、外部のデータ出カ（ＤＯ−０７）及び制一
入力の状態を捕捉する。更に捕捉動作の間、出力ＴＣＲ
　　２３６が内部論理回路２３４の状態を捕捉づる。デ
ータを捕捉した後、別の外部制御をＭＯＤＥ及びＳＧＫ
入力から入力して、境界走査通路により、検査の為に、
捕捉したデータをＳＤＯビンを介してシフトして出させ
る。

捕捉したデータをシフトして出す間、試験ａ，ＩＩ御パ
ターンをＳＤＩ入力から境界走査通路にシフトして入れ
る。この捕捉及びシフト動作の間、ＤｏＬＩＴは、それ
に対するＨＯＬＤ入力が低に設定されている為に、・現
在の状態にとずまる。一定に保たれていない場合、出力
に於ける波及効果により、Ｈａの出力に取付けた外部論
理回路が狂うことがある。

境界走査通路に対してシフトして入れたり出したりする
動作が完了した時、ＭＯＤＥ及びＳＧＫ入力を介して別
の外部Ｉｌｌ　ｍを入力して、あらかじめ設定した制御
パターンを種々の試験セルのラップ−２６及ｆｆＴｃＲ
　　２４０．２４２，２３２．２３６から印加すること
が出来る。境界走査通路の入力を捕捉し、その後検査の
為に捕捉したデータをシフトによって出し、その間境界
走査通路の出力から印加される次の試験制御パターンを
シフトによって入れる過程は、所望のレベルの試験が完
了するまで繰返される。こうして内部論理回路、外部の
結線接続部及び／又は隣接のＩＣを同時に試験すること
が出来る。

命令レジスタ２４２には「境界データ標本化命令」を設
けることが出来る。境界データ標本化命令は、ＳＣＫ及
びＭＯＤＥ入力によって境界走査通路が入力に存在する
論理状態を捕捉する間、データ及びｌＩｌＩＩ１Ｉｌが
境界走査通路を自由に通ることが出来る様にする。一旦
境界のデータを捕捉したら、ＳＣＫ及びＭＯＤＥ入力か
ら別の外部ｉｌｌ御を出して、境界走査通路に捕捉され
たデータ・を検査の為にＳＤＯビンを介してシフトして
出す様にさせる。

「出力を高インピーダンス状態にＩｌｌ　ＩＩする命令
」は、出力バッファ（ＱＯ−０７）を高インピーダンス
状態にすることが出来る様にする。出力は高インピーダ
ンス状態にあるが、入力は機能する状態にあり、データ
及びｉｉｌｌ　Ｉｌｌ入力が依然として内部論即回路２
３４に影費を及ぼす。この命令の間、走査側路レジスタ
（１個のフリップフ０ツブ）がＳＤＩ及びＳＤＯビンに
結合され、データ・レジスタ走査動作の間、１ビット走
査通路を試験装置内に形成する。

この命令の利点は、出力を３状態にすることであり、こ
れによって外部の試験プローブを印加して、出力を論理
１又はＯにｔＩＩＪＩＩｌすることが出来る。

更に、走査側路フリップ７ロツプを通る省略データ走査
通路は、内部の走査通路の長さを１ビットに短縮するこ
とが出来る様にする。

「境界出力を論理１又はＯにυＪｔｌＤする命令」は、
試験セル２４０．２４２及びＴＣ．Ｒ　　２３２．２３
６の出力からの予め走査された試験１１Ｊ　ＩＩｌパタ
ーンを印加する為に、境界走査通路がＩ／Ｏ信号を＆ｌ
Ｊ　ＩＩＩすることが出来る様にする。この試験命令を
実施する前に、境界走査通路を走査して、命令によって
印加する試験＄１１１１１出力パターンを定める。

こ−の命令の間、走査側路レジスタをＳＤＩ及びＳＤｏ
ビンに結合して、データ・レジスタ走査動作の間、試験
装置を通る１ビット走査通路を形成する。

この命令の利点は、組合せ論理回路２２４の様に、試験
装置の出力に接続された他の装置に対して試験が実施さ
れている間、試験装胃が特定のパターンを出力すること
が出来る様にすることである。更に、命令の間、走査側
路フリップ７ロップを通る省略データ走査通路は、内部
の走査通路の長さを１ビットに短縮することが出来る様
にする。

入力及び出力ＴＣＲ　　２３２．２３６は、外部から印
加されたＳＣＫ入力と同則して動作する様に命令を加え
て、別の一試験能力を持たせることが出来る。こう云う
試験動作の利点は、試験動作の間、走査を必要とじず、
その為試験時間がかなり短縮されることである。

第７図に関連してＰＳＡ動作を詳しく説明した。

入力ＴＣＲ　　２３２は、それ自身で、又は出力ＴＣＲ
　　２３６と一緒になって、ＰＳＡ動作を実施すること
が出来る。１６ビット幅の若名（８ビットＴＣＰを仮定
する）を作る様に一緒に使われる入力及び出力ＴＣＲ　
　２３２．２３６を示す回路が第１４図に示されている
。データ入力に現れるデータを入力ＴＣＰ　　２３２の
現在の状態と加算し、アンド・ゲート２５３から出力さ
れるＰＳＡ／ＰＲＰＧ試験クロック信号によって、入力
ＴＣＲ　２３２に入れる。ＰＳＡＩＩＩ作の間、入力Ｔ
ＣＲ　２３２はロード・モードにし、出力ＴＣＲ２３６
はシフト・モードにし、八力ＴＣＲ　　２３２に対する
８ビットのシフト・レジスタ延長部として作用する。人
力ＴＣＲ　　２３２を出力ＴＣＰ２３６と組合せること
により、８ビット・データ入力バスの１６ビット幅の著
名を利用することが出来る。１６ビットＰＳＡ回路を使
うと、人力ＴＣＲ　　２３２の中に圧縮して入れること
が出来る人力データ・パターンの数が２５５から６５，
５３５に増加する。ＰＳＡ動作の間、出力ＴＣＲ２３６
からのデータ出力（ＱＯ−０７）は予定のパターンに固
定し、ＰＳＡの間の波及データが組合ぜ論理回路２２４
に伝搬しない様にする。

ＰＳＡに対するクロック動作は、第１４図に示すゲート
回路によって行なわれる。ＰＳＡ命令を用い、外部制御
が試験ボート２５２を休止状態にした時、ゲート信号は
、アンド・グート２５３がＳＣＫ入力をＴＣＲ　　２３
２．２３６に通過することが出来る様に調節される。命
令レジスタ２４６が、命令が出た時、試験クロック付能
信号を出力する。試験ボート２５２が、非走査休止状態
に入った時、同期信号を出力する。両方の付能信号が高
に設定ざれた時、外部のＳＣＫが、アンド・ゲート２５
２を通過し、ＰＳＡ／ＰＲＰＧ試験クロックを発生する
。

ＰＳＡ命令の終りに、゛外部！ＩＪＩＩＩ（ＳＧＫ及び
ＭＯＤＥ＞により、試験ボート２５２はＰＳＡ／ＰＲＰ
Ｇ試験クロックを禁止し、新しい命令が命令レジスタ２
４６に走査される。走査通路が通常の形式に戻った後、
ＴＣＰ　　２３２，２３６に記憶されている署名を検査
の為に境界走査読取命令によって外へ走査することが出
来るが、これは後で説明する。

同様に、ＰＲＰＧ命令を命令レジスタ２４６に入れて、
出力パターンを発生させることが出来る。

この場合も、ＴＣＲ　　２３２．２３６を組合せて、１
６ビット輻のパターンの発生を行なわせ、８ビット出力
パターンの数を拡大することが出来る。

１６ピット形式は第１４図に示すものと同様である。Ｐ
ＲＰＧ勤作の間、両方のＴＣＰがシフト・モードになる
。発生されるパターンが出力ＴＣＰ２３６から出力ざれ
る。ＰＲＰＧのクロック動作は、ＰＳＡ命令について述
べた所と同じである。

同様に、ＰＲＰＧｉｌｌ作の終りに、新しい命令が命令
レジスタに走査され、試験クロック付能ビットをリセッ
トし、境界走査通路を普通の配送通路に構成し直す。

第１５図に示す様に、ＰＳＡ及びＰＲＰＧは同時に働か
仕ることが出来る。この形式では、入力及び出力ＴＣＲ
　　２３２，２３６は組合せず、自己にフィードバック
する。局部的なマルチプレクサ２５４．２５６が夫々Ｔ
ＣＲ　　２３２，２３６に対する所要のフィードバック
接続をする。ＴＣＲはこの形式では一鞘に結合すること
が出来ないノテ、ＰＳＡ及びＰＲＰＧ動作は８ピットｌ
．：ｌｔＪｌｌされる。ＰＳＡ及びＰＲＰＧ動作に対す
るクロック動作は、ＰＳＡ命令について述べた所と同じ
である。

第１５図の同時のＰＳＡ及びＰＲＰＧ命令と同様な形で
、同時のＰＳＡ及び２進カウント・アップ・パターン出
力命令を実施することが出来る。

この命令の間、入力ＴＣＲ　　２３２がＰＳＡを実施し
、出力ＴＣＰ　　２３６が２進カウント・アップ・パタ
ーンを出力する。ＰＳＡ及び２進カウント・アップ・パ
ターン動作に対するク０ツク動作は、ＰＳＡ命令につい
て述べた所と同一である。

２進カウント・アップ・パターンは、メモリ試験の間、
２進アドレス・パターンを供給するのに役立つ。この命
令の間、メモリ装巽のアドレスは、一方の試験レジスタ
のＴＣＰ　　２３６からのカウント・アップ・パターン
で刺激することが出来、そのデータ出力が別の試験レジ
スタのＴＣＰ　　２３２によって圧縮される。同様な試
験の使い方がＰＳＡ及びＰＲＰＧ命令によって行なわれ
る。

第１６図では、ＴＣＲ　　２３６の試験セル１２がカウ
ント付能論理回路部分２５８に取付けられていて、２進
カウント・アップ・パターンをＴＣＲ　２３６から出カ
することが出来る様にしていることが示されている。カ
ウント付能論理回路２５Ｂは複数個のアンド・ゲート２
６０で構成される。各々のアンド・ゲート２６０が前の
アンド・ゲートの出力を一方の入力として受取り、関連
する試験セル１２からのＤＯＵＴ信号を他方の入力とし
て受取る。第１のアンド・ゲート２　６　０　−ｈ＜　
ｆｉｔ初の２つの試験セル１２からのＤＯｔＪＴ信号を
受取る。各々のアンド・ゲート２６０の出カがインバー
タ２６１を通って、次の試ｗＡｔ？ル１２の一方の八選
択ボートに接続される。ＴＣ２のＡ選択ボートがインバ
ータ２６１を介してＴＣ１のＯＯＵＦ信号を受ける。こ
の構成では、ＴＣＰ　　２３６の最下位試験セル１２は
トグル・モード（Ａ８＝０１〉に設定され、先行する試
験セル１２は、カウント付能論理回路がら各々の試験セ
ル１２のＡ入力に対する論理レベル出力に応じて、トグ
ル・モード又は休止モード（ＡＳ−１１）の何れかで動
作する様に設定される。ＰＳＡ／ＰＲＰＧ試験クロック
が印加された時、全ての後続の試験セルが高論理レベル
に設定されていれば、試験セル１２がトグル動作をする
。ＰＳＡ／ＰＲＰＧ試験クロックが印加された時、後続
の試験セルが低論理レベルに設定されていれば、試験セ
ル１２は現在の状態（休止）にとくよる。

試験セル１２について前に説明したこの他の機能もこの
試験装置によって実施することが出来る。

試験装置は、前の走査動作の間に出力−ｒｃＲ　　２３
６に取込んだデータを、各々のＰＳＡ／ＰＲＰＧ試験ク
Ｏツク・サイクルの間、真の出力パターンとその補数の
出力パターンの間でトグル動作を行なわせることが出来
る。このトグル動作が出来ることは、装置の出力バッノ
７の試験の際、並びに簡単な試験パターン発生器として
の配線板レベルで役立つ。トグル動作に対するクロック
動作はＰＳＡ命令について述べた所と同一である。

境界走査通路を読取って、その内容を決定することが出
来る。この動作の間、試験装置は正常の動作モードにと
ずまる。この命令は、捕捉動作を実施しない点で、境界
走査及び境界データ標本化命令とは異なる。境界読取命
令を使って、ＰＳＡ動作の結果を抽出することが出来る
。

第１７図及び第１８図では、本発明の信号通路遅延試験
方法とその装置が示される。第１７図は二つの集積回路
を含む説明のための回路のブロック図であり、二つ集積
回路の間で信号通路遅延を決定することが望ましい。回
路２６２は駆動集積回路２６４と受信集積回路２６６を
含む（幾つかの応用例では、一個の装置が駆動及び受信
の両方の装置であっても良いことに留息されたい）。駆
動集積回路２６４は制御バス１７と試験ヒル１２の間に
接続された試験インタフェース２６８を含む。試験セル
１２は出力バッファ２０に接続され、出力バッフ７２０
からＯＵＴ信号が出力される。

ＯＬＩＴ信号は遅延ソース２７０を通り、受信集積回路
２６６に接続される。遅延ソース２７０はまた受信集稙
回路２６６のＩＮ入力にも接続される。

ＩＮ入力は入カバッファ１８を通って、受信集積回路２
６６の試験セル１２に接続される。受信集積回路２６６
の試験しル１２はまた試験インタフェース２６８に接続
ざれる。受信集積回路の試験インタフェース２６８はま
た制御バス１７に接続ざれる。前述のように、制御バス
はクロック信号ＣＬＫを含む。

重要なことに駆動集積回路２６４の試験セル１２には、
ＣＬＫ信号に応じて反対の論理状態、即ち高と低の間で
トグルする能力がある。更に受信集積回路２６６の試験
セル１２には、ＣＬＫ信号に応じて、その入力において
データを標本化する能力がある。集積回路２６４と２６
６の夫々の試験インタフェース２６８に対する信号トグ
ル／標本化命令入力が、第１のク０ツク端で駆動集積回
路２６４の出力をトグルし、また次のクロック端で受信
集積回路の入力を標本化するのに用いられても良い。説
明のため本発明の記述では、トグル動作を開始するのに
立上りク０ツク端が用いられ、標本化動作を開始するの
に立下りクロック端が用いられている。しかしながら、
立下り端のトグルと立上り端の標本化も同様に用いられ
得る。

第１８図では、駆動集積回路２６４と受信集積回路２６
６の間の総時間伝ｍ″［延を決定するタイミング信号が
示されている。ＣＬＫ信号の立上り端２７２において、
駆動集積回路２６４の試Ｍセル１２が論理状態の間で、
即ち低論理状態から高論理状態へ、または高論理状態か
ら低論理状態へトグルするように命令される。ＯＵＴ信
号の初期状態は、試験セル１２に適切なデータ値を記憶
することによって、高または低論理値に設定されても良
い。

ＯＵＴ信号における論理状態の間の移行は、ＣＬＫ信号
の立上り端２７２の僅かに後で、２７４において生じる
。遅延ソース２７０を通して伝搬した後、２７４におけ
る移行により、受信集積回路２６６のＩＮ＠号が２７６
において移行する。

ＣＬＫ信号の立下り端２７８において、ＩＮ人力に存在
する論理状態は、受信集積回路２６６にょり標本化され
、その試験セル１２に記憶ざれる。

従って総時間伝ｍ遅延は、立上り端２７２と立下り｝２
　２　７　８の間の持続期間が基準伝搬遅延に等しいよ
うにＣＬＫ信号の周波数を設定することにより、所定の
時間遅延に例えられ得る。例えば２５ナノ秒の基準伝搬
遅延では、２０ＭＨＺの周波数が用いられ得る（５０％
動作周用を仮定して）。

立下り端２７８においてＩＮ信号を標本化した後、受信
！ＩＦ？４回路２６６の試験セル１２の内容は、２７６
におけるＩＮ信号の移行が、立下り端の前に起きるか、
または後に起きるかを決定するよう走査されても良い。

２７６における移行が立下り端２７８に先立って起こる
と、入力集積回路２６４と出力集積回路２６６の間の総
時間伝搬遅延は、基準伝搬遅延を下回る。２７６におけ
る移行が立下り端２７８の後に起こると、総時間伝搬遅
延は基準伝搬遅延を越え、遅延エラーが動作中に起こる
であろう。

幾つかの試験を行い、ＣＬＫ信号の周波数を変えること
により、総時間伝搬遅延の非常に正確な決定がなされて
も良い。例えばもし移行２７６が立下りＤａ　２　７　
８の後に起こるならば、第１８図のＣＬＫ信号は増加ざ
れても良く、よって立下り端は２８０で生じる。もし移
行２７６が立下り端２８０に先立って生じると、実際の
総時間伝搬遅延は立下りｆｌ２　２　７　８と２８０の
間で起こることが決定され得る。総時間伝搬遅延のより
正確な決定は、クロック周波数で回路を試験することに
より決定されても良く、よって立下り端は２７８と２８
０の門で生じる。

本発明はいかなる種類の信号通路遅延とＩ！ＩＭして用
いられても良い。例えば遅延ソース２７０は二つの集積
回路２６４と２６６の間に組合せ論理回路遅延と、オー
プン・コレクタ型の出力バツファと関連する遅延と、高
いファン・アウト・ロードを持つ出力バツフ７と！１Ｑ
連する遅延を含んでも良い。更に本発明は二つかそれ以
上の集積回路と関連して説明されてきたが、ボード対ボ
ード、ボックス対ボックス、またはシステム対システム
のような、良く定義されたいずれの論理ブロックの境界
の間の遅延を試験するのにも同様に使用され得る。

第１９図はオープン・コレクタ出力とＩＩＩ連して用い
られる本発明を示す。オーブン・コレクタ出力では、ｎ
から低ヘの移行は、信号の能動プルダウンのために非常
に速く、一方受動プルアップ抵抗器のために、低から高
への移行は比較的に緩やかである。第１９図ではオープ
ン・コレクタ出力遅延測定を説明するタイミング信号が
示される。

ＣＬＫ信号には２８２において立下り端があり、２８４
においてＯＵＴ信号に高から低へのトグルを起こす。そ
のづぐ後（遅延が追加されないことを仮定して）、入力
信月は２８６において、高論理レベルから低論理レベル
にトグルする。２８７におけるＣＬＫ信号の次の立上り
端において、ＩＮ信号の状態は受信集積回路２６６の試
験セル１２に標本化される。

２８８におけるＣＬＫ信号の次の立下り端で、ＯＵＴ信
号は２９０においてトグルする。結果としてＩＮ信号は
２９２においてトグルし、次第に高論理レベルに上昇す
る。ＣＬＫ信月の立上り端２９４において、ＩＮ信号の
値は受信集積回路２６６で標本化される。標本化値を走
査することにより、低論理レベルから高論理レベルへの
移行が、所定の時間内に起こったかどうか決定される。

第１８図に示されるように、この場合違う同期のクロッ
ク・パルスを追加して提供するのが望ましいであろう。

高から低ヘの移行の試験においては、１００ナノ秒の同
期でかまわないであろう。しかしながら低から高への移
行の試験においては、１０００ナノ秒のクロック同期が
必要であろう。

一個の信号遅延測定が前述の例で説明されてきたが、こ
こで説明された技術は、回路中の一個またはそれ以上の
ＩＣの間に内部接続されたいかなる数の入力及び出力信
号にも適用される。第２０図においては、二個のＩＣ２
９０と２９１が、遅延ンース２７０により互いに接続さ
れているのが示される。この例は、多重出力（ＯＵＴ１
．ＯＵＴ２，ＯＵＴ３．ＯＬＩＴｎ）信号がＩＣ２９０
により駆動され、遅延ソース２７０を通り、多重入力（
ＩＮ１．ＩＮ２．ＩＮ３．１Ｎｎ）ｋｍ入り、ＩＣ２９
１で受信されることを除いて、第１７図に示されるもの
と同様である。また点線の信号通路は、回路中の他のＩ
Ｃが人力信号を遅延ソースに駆動し、また遅延ソースか
ら出力を受ける可能性を示す。第２０図の回路の遅延試
験手順は、多重信号遅延通路が同時に試験されることを
除いて、第１７図で説明されるものと同様である。

第２１図では、ＩＣ設計の入力ビンと出力ピンの間のコ
ア論理回路を通って配送される信号通路の内部遅延に関
連する遅延測定技術が示される。

ＩＣ入力における試験セル１２は、υＩｌｌバス１７に
印加されたＣＬＫ入力の一端でトグルするよう構成ざれ
、一方ＩＣ出力における試験セル１２は、ＣＬＫ入力の
次の反対端で標本化するよう構威される。内部ＩＣｉ！
！延試験の遅延試験手順は、第１７図で説明されたもの
と同様である。この同じ方法が、主ＩＣコア論理回路内
で副回路を介する遅延を測定するのに、Ｉｃコア論理回
路の内゛部でより低いレベルにおいて使用され得る。

プール論理ゲートから成る遅延ソースの遅延測定技術を
用いるとき、論理ゲー１〜の出力に変化をもたらすよう
な適切なトグル出力パターンを得るように、特別に注意
しなければならない。第２２図では二個のＩＣ２９２と
２９３が、一個の論理ＡＮＤゲート２９４の遅延ソース
を介して互いに相互接続される。この例では、試験され
なければならないＡＮＤゲートを通る二つの遅延通路が
ある。第一の遅延通路は、ＩＣ２９２のＯＵＴＩ出力か
らＩＣ２９３のＩＮ入力までである。第二の遅延通路は
、ＩＣ２９２のＯＬＪＴ２からＩＣ２９３のＩＮ入力ま
でである。ＡＮＤゲー１−を通る両方の通路（ＯＵＴ１
からＩＮ，ＯＵＴ２からＩＮ）は、低から高及び高から
低の両方の論理状態移行を用いて、個々に試験されるべ
きである。

ＡＮＤゲートはＡＮＤゲート出力を影響する二つの入力
（ＯＵＴ１とＯＬＪＴ２）を受けるので、遅延試験の間
に一度に一方の入力のみがトグルされ得る。他方の入力
は、プール論理ゲートの出力に影響を及ぼさない論理状
態に保たれなければならない。この例では、論理回路は
八ＮＯ関数なので、ＩＣ２９２からの非選択入力は論理
高のレベルに設定され、また保たれなければならず、よ
ってＩＣ２９２からの選択された入力は、標本化される
べきＩＣ２９３の入力へ、ＡＮＤゲートを介して論理状
態をトグルする。ＡＮＤゲートを通る遅延通路の一方が
試験された後、ＩＣ２９２からの非選択入力が選択にな
り、選択された入力が非選択になり、よって他のＡＮＤ
ゲート信号通路を通る遅延試験が行われ得る。

ＩＣ２９２のＯＵＴＩ出力からＩＣ２９３のＩＮ入力ま
で信号通路において遅延試験が行われるとき、ＯｔＪＴ
２出力を駆動する試験セル１２が論理高を出力するよう
にロードされる。またＯＵＴ２出力を駆動する試験セル
１２はＩＩＩ　ｍを受け、休止状態に止まり、よってＣ
ＬＫ入力がｔＩＩＩＷＪバス１７から印加されるとき、
それは高論理状態を出力し続ける。ＯＵＴＩ出力を駆動
するセル１２は予定の論理状態に設定され、ＣＬＫ入力
の一端の間トグルするよう制御を受け、一方ＩＮ入力を
受ける１０２９３の試験しル１２は、次の反対のＣＬＫ
端でトグルされた論理状態を標本化する。

遅延測定試験が、一方のＡＮＤゲート信号通路で完了し
た後、もう一方の通路が、第一の通路遅延試験で説明さ
れたのと同じ方法で、選択され試験ざれる。第２２図の
回路の遅延試験手順は、第１７図で説明されたものと同
様である。

この発明を詳しく説明したが、特許請求の範囲によって
定められたこの発明の範聞内で、種々の変更を加えるこ
とが出来ることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１）　　駆＃ＪＪ装置と受信装置の間で伝ｍｕ延を試
験する方法において、 第一のクロック端に応じて駆動装置から既知の値に対応
する信号を出力し、 第二のクロック端に応じて受信装置の人力において信号
を標本化し、また、 標本化された入力を前記既知の値と比較し、前記信号が
前記第一及び第二のクロック端の間の時間周期内で、受
信装置に伝搬されたかどうかを決定することを含む方法
。

（２）　　（１）項に記載した方法において、前記出力
段階は、立上りクロック端に応じて前記駆動装備から既
知の値に対応する信号を出力する段階を含み、前記標本
化段階は、次の立トリクロック端に応じる受信装置の入
力において信号を標本化する段階を含む。

（３）　　（１）項に記載した方法において、前記出力
段階は、立下りクロック端に応じて前記駆動装置から既
知の値に対応する信号を出力する段階を含み、前記標本
化段階は、次の立下りクロック端に応じる受信装欝の入
力において信号を標本化する段階を含む。

（４）　　（１）項に記載した方法において、前記出力
段階は、現在の論理電圧レベルと反対の論理電圧レベル
の間でトグルする段階を含む。

（５）　　（１）項に記載した方法は更に、前記受信装
置のメモリに前記標本化された入力を記憶する段階を含
む。

（６）　　（１）項に記載した方法は更に、既知の周波
数と動作周期のクロックと提供する段階を含む。

（７）　　（１）項に記載した方法は更に、比較段階に
応じてクロックの周波数を調整する段階を含み、よって
クロックの周波数は、前記信号が前記受信装置に伝搬さ
れていないと決定ざれれば減少し、前記信号が前記受信
装置に伝搬されていると決定されれば増加する。

（８）　　（１）項に記載した方法において、前記駆動
装置と前記受信装貨は集積回路システムである。

（９）　　（１）項に記載した方法において、前記駆！
ｌｌｌ装置と前記受信装置は集積回路の副回路である。

（１０）　　（１）項に記載した方法において、伝搬遅
延は一個かまたはそれ以上の論理ゲートに起因し、また
前記論理ゲートへの適当な信号を発生させる段階を含み
、よって前記出力信号は結果として前記入力において移
行する。

（１１）駆動装置と受信装置の間の伝搬遅延を試験する
装置において、 第一と第二の端を持つ複数のクロック・パルスを発生す
るクロックを含み、 第一のクロック端に応じて前記駆！７１装胃から既知の
値に対応する信号を出力する回路を含み、前記第二のク
ロック端に応じて受信装回の入力において信号を標本化
する回路を含み、また、前記標本化された入力を萌記既
知の値と比較し、ｎＱ記信号が前記第一と第二の端の間
の時間周期内に、受信装置に伝搬されたかどうかを決定
する回路を含む装置。

（１２）　　＜１１）項に記載した装δにおいて、前記
第一のクロック端は立上りクロック端で、前記第二のク
ロック端は立下りク０ツク端である。

（１３）　　（１１）項に記載した装置において、前記
第一のクロック端は立下りクロック端で、前記第二のク
ロック端は立上りクロック端である。

（１４）　　（１１）項に記載した装置において、前記
既知の値は１またはＯに対応する論理値を含む。

（１５）　　（１１）項に記載した装置において、前記
出力回路は、論理値の間でトグルの動作可能な出力回路
を含む。

（１６）　　（１１）項に記載した５Ａ置は更に、前記
受信装置に信号が伝搬されたかどうかに応じて、前記ク
ロックの周波数を調節する回路を含む。

（１７）　　（１１）項に記載した装置において、前記
駆動装置及び前記受信装置は集積回路である。

（１８）　　（１１）項に記載した装置において、前記
駆動装置及び前記受信１Ａ置は集積回路基板である。

（１９）　　（１１）項に記載した方法において、伝搬
遅延は一個またはそれ以上の論理ゲートに起因し、また
更に前記論理ゲートに適切な信号を発生する回路を含み
、よって前記出力信号は結果として前記入力において移
行する。

（２０）駆動Ｖｉ置と受信装置の間の伝搬遅延を試験す
る方法において、 第一のクロック端に応じて前記駆動装置から各々の既知
の値に対応する複数の信号を出力し、第二のりロツク端
に応じて受信装置の各々の人力において信号を標本化し
、また、 標本化された入力を前記既知の値と比較し、前記第一と
第二のクＯツク端の間で時間周期内に、前記信号が受信
装置に伝搬されたかどうかを決定することを含む方法。

（２１）駆動装置と受信装置の間の伝搬遅延を試験する
４Ａ置において、 第一と第二の端を持つ複数のクロック・パルスを発生す
るクロックを含み、 第一のクロック端に応じて前記駆動装置から既知の値に
対応する複数の信号を出力する回路を含み、 前記第二のクロック端に応じて受信装置の各々の入力に
おいて信号を標本化する回路を含み、また、 前記標本化された入力を前記既知の鎖と比較し、前記信
号が前記第一と第二の端の間の時間周期内に、受信装置
に伝搬されたかどうかを決定する回路を含む装置。

（２２）試験セル（１２〉が集積回路（１０〉において
境界走査試験を提供する。試験セル（１２〉は試験デー
タの記憶に二つのメモリ、即ちフリツプ・フロツプ（２
４）とラッチ（２６）を含む。

第一のマルチプレクサ（２２〉は、複数の入力の一つを
選択的にフリップ・フロツブ（２４）に接続する。ラッ
チ（２６）の入力は、フリツブ・７ロツプ（２４）の出
力に接続されている。ラッヂ（２６）の出力はマルチブ
レクサ（２８）の一つの入力に接続され、マルチプレク
サ（２８）への第二の入力はデータ入力（ＤＩＮ＞信号
である。

制御バス（１７）はマルチブレクサ（２２．２８）、フ
リツブ・フロツブ（２４）、及びラツチ（２６）をｔ，
ＩＩ　ｔｉｌｌするように提供されている。試験セルに
より、入力データが観測され、同時に出力データが制御
される。この構造により、装置の間の伝ｍ遅延が決定さ
れる。駆動装置（２６４＞は第一・のクロック端でその
出力をトグルする。次のクロック端で、受信回路（２６
６）はその入力を標本化する。標本化された入力は第一
と第二のクロック端の間に信号が伝搬されたかどうかを
決定するために、走査され、またトグルされた値と比較
され得る。

【図面の簡単な説明】

第１図は内部アプリケーション論理回路の境界に配置さ
れた試験セルを有する集積回路の回路図、第２図は第１
図の試験セルの好ましい実施例の回路図、第３図は集積
回路にある試験セルの間の相互接続を示す回路図、第４
ａ図は好ましい実施例の両方向試験セルの回路図、第４
ｂ図は集積回路の内に設けられた第４ａ図の両方向試ｗ
ｌｉセルの回路図、第５図はこの発明の試験セルの１例
を示す回路図、第６図は比較論理回路を備えた基本試験
セルで構成される試験回路の回路図、第７図はＰＲ　Ｐ
　Ｇ　／　Ｐ　Ｓ　Ａ論理回路を備えた堪本試験セルで
構成される試験回路の回路図、第８図はＰＲ　ＰＧ／Ｐ
ＳＡ論理回路及びプログラム可能な多項式タップ論理回
路を備えた基本試験セルで構成される試験回路の回路図
、第９ａ図及び第９ｂ図はプログラム可能な多項式タッ
プ論理回路を有する試験回路の間の接続を示す回路図、
第１０図はＰＲＰＧ／ＰＳＡ試験回路を有する両方向試
験セルの回路図、第１１図はＰＲＰＧ／ＰＳΔ試験回路
及びプログラム可能な多項式タップ回路を有する両方向
試験セルの回路図、第１２図は標準的な組合せ論理回路
に対する入力を観測し且つそれからの出力を制御する為
に試験装置を用いた回路の回路図、第１３図は第１２図
の試験装置の好ましい実施例の回路例、第１４図はＰＳ
Ａ動作を実施する試験装置の回路図、第１５図は同時の
ＰＳ八及びＰ　ＲＰＧＩｉｌｌ作を実施する試験装置の
回路図、第１６図は試験セルレジスタと共に用い′られ
るカウント付能論理回路の回路図、第１７図は本発明の
信号通路遅延試験方法及び装置を用いる回路のブロック
図、第１８図は本発明を説明するタイミング図、第１９
図はオーブン・コレクタ出力に固有の遅延を測定するの
に用いられる本発明を説明するタイミング図、第２０図
は多重信号通路を試験する本発明のブロック図、第２１
図は単一のＩＣの副回路と１１ｌｌ連して用いられる本
発明を示す図、第２２図は論理ゲートを介する遅延を試
験するのに用いられる本発明を示ず図。 主な符号の説明 １０：集梢回路 １２：試験セル １４：アプリケーション論理回路 １７：制御バス ２２．２８：マルチブレクサ ２４：フリップ・７ロツブ ２６：ラツチ

Claims (2)

【特許請求の範囲】
1. （１）駆動装置と受信装置の間で伝搬遅延を試験する方
   法において、 第一のクロック端に応じて駆動装置から既知の値に対応
   する信号を出力し、 第二のクロック端に応じて受信装置の入力において信号
   を標本化し、また、 標本化された入力を前記既知の値と比較し、前記信号が
   前記第一と第二のクロック端の間の時間周期内で、受信
   装置に伝搬されたかどうかを決定することを含む方法。
2. （２）駆動装置と受信装置の間の伝搬遅延を試験する装
   置において、 第ーと第二の端を持つ複数のクロック・パルスを発生す
   るクロックを含み、 第一のクロック端に応じて前記駆動装置から既知の値に
   対応する信号を出力する回路を含み、前記第二のクロッ
   ク端に応じて受信装置の入力において信号を標本化する
   回路を含み、また、前記標本化された入力を前記既知の
   値と比較し、前記信号が前記第一と第二の端の間の時間
   周期内に、受信装置に伝搬されたかどうかを決定する回
   路を含む装置。