JPH03104159A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03104159A JPH03104159A JP1241286A JP24128689A JPH03104159A JP H03104159 A JPH03104159 A JP H03104159A JP 1241286 A JP1241286 A JP 1241286A JP 24128689 A JP24128689 A JP 24128689A JP H03104159 A JPH03104159 A JP H03104159A
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- JP
- Japan
- Prior art keywords
- layer
- gate
- semiconductor substrate
- wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に係り、詳しくは、多層配線工程を
有するＭＯＳ型半導体装置における第１層配線形成工程
以降の製造工程途中でのサージによるゲート破壊から防
止するものである。
有するＭＯＳ型半導体装置における第１層配線形成工程
以降の製造工程途中でのサージによるゲート破壊から防
止するものである。
従来の技術
多層配線工程を有するＭＯＳ型半導体装置では、全配線
工程が終了すれば、動作に必要な内部回路は全て接続さ
れ、前記内部回路のゲート部が開放、すなわちブローテ
ィングになることはない。これは、ゲート部が配線によ
って別の内部回路の出力トランジスタのドレイン部と接
続されているためである。
工程が終了すれば、動作に必要な内部回路は全て接続さ
れ、前記内部回路のゲート部が開放、すなわちブローテ
ィングになることはない。これは、ゲート部が配線によ
って別の内部回路の出力トランジスタのドレイン部と接
続されているためである。
しかし第１層配線形成時点では、内部回路の接続が終了
していないため、７ローティングゲートが存在すること
になる。
していないため、７ローティングゲートが存在すること
になる。
第３図および第４図に従来例を示す。第３図は多層配線
工程を有するＭＯＳ型半導体装置の第１層配線形成時点
を示している。第４図は多層配線工程が全て終了した時
点を示している。第４図において、内部回路６のゲート
部は内部回路５の出力部と配！＄７によって接続されて
いるが、第３図の第１層配線形成時点では、前記配線７
が形成されていないため、内部回路６のゲート部はフロ
ーティングとなっている。
工程を有するＭＯＳ型半導体装置の第１層配線形成時点
を示している。第４図は多層配線工程が全て終了した時
点を示している。第４図において、内部回路６のゲート
部は内部回路５の出力部と配！＄７によって接続されて
いるが、第３図の第１層配線形成時点では、前記配線７
が形成されていないため、内部回路６のゲート部はフロ
ーティングとなっている。
発明が解決しようとする課題
多層配線工程の製造方法として一般にプラズマエッチン
グ装置を使用し、配線パターンをエッチングにより形成
する。前記エッチング装置を使用した場合、前記ＭＯＳ
型半導体装置上に電荷が帯電する。この時、前記ＭＯＳ
型半導体装置上にフローティングゲートが存在した場合
、フローティングゲートに接続している配線パターンを
経由して電荷がゲート部に到達し、ゲート破壊を起こす
事がある。特に配線パターンが長ければ長いほど電荷が
多くなりゲート破壊を起こす確率が高くなる。
グ装置を使用し、配線パターンをエッチングにより形成
する。前記エッチング装置を使用した場合、前記ＭＯＳ
型半導体装置上に電荷が帯電する。この時、前記ＭＯＳ
型半導体装置上にフローティングゲートが存在した場合
、フローティングゲートに接続している配線パターンを
経由して電荷がゲート部に到達し、ゲート破壊を起こす
事がある。特に配線パターンが長ければ長いほど電荷が
多くなりゲート破壊を起こす確率が高くなる。
課題を解決するための手段
本発明の半導体装置は、第１層配線によって内部回路の
入力ゲート部と半導体基板とは逆導電型の拡散領域とを
接続させたものである。
入力ゲート部と半導体基板とは逆導電型の拡散領域とを
接続させたものである。
作用
前記拡散領域は半導体基板に対してダイオードとして働
き、配線パターンのエッチング工程時に電荷が帯電した
場合、配線パターンを経由した電荷は、このダイオード
を通して半導体基板に注入され、ゲート破壊は起こらな
い。
き、配線パターンのエッチング工程時に電荷が帯電した
場合、配線パターンを経由した電荷は、このダイオード
を通して半導体基板に注入され、ゲート破壊は起こらな
い。
実施例
本発明の実施例を第１図と第２図に示す。
第１図，第２図ともに第１層配線形成後のＭＯＳ型半導
体装置の概略図である。図中の２と３は、それぞれ内部
回路例として２人力ＮＡＮＤ回路とインバータ回路を示
している。１と４は拡散領域によって形成されたダイオ
ードを示している。第１図では第１層の電源配線層がｐ
型の半導体基板上に形成されたｎ型のウェル領域に、２
人力ＮＡＮＤ回路２およびインバータ回路３の入力ゲー
ト部に接続された第１層の配線層がｎ型のウェル領域内
に形成されたｐ型の拡散層に接続されることにより、ゲ
ート部と電源端子間にサージ保護用のダイオードｌが形
成されている。これにより、ゲート部に接続された第１
層の配線層にマイナス電荷が帯電しても、ダイオード１
を通して電源端子に逃がすことができ、ゲート部を保護
することができる。
体装置の概略図である。図中の２と３は、それぞれ内部
回路例として２人力ＮＡＮＤ回路とインバータ回路を示
している。１と４は拡散領域によって形成されたダイオ
ードを示している。第１図では第１層の電源配線層がｐ
型の半導体基板上に形成されたｎ型のウェル領域に、２
人力ＮＡＮＤ回路２およびインバータ回路３の入力ゲー
ト部に接続された第１層の配線層がｎ型のウェル領域内
に形成されたｐ型の拡散層に接続されることにより、ゲ
ート部と電源端子間にサージ保護用のダイオードｌが形
成されている。これにより、ゲート部に接続された第１
層の配線層にマイナス電荷が帯電しても、ダイオード１
を通して電源端子に逃がすことができ、ゲート部を保護
することができる。
第２図では半導体基板内に形成された半導体基板とは逆
導電型の拡散領域がゲート領域に接続された第１層の配
線層に接続されることにより、ゲート部と半導体基板間
にサージ保護用のダイオード４が形成されている。これ
により、ゲート部に接続された第１層の配線層にプラス
電荷が帯電しても、ダイオード４を通して半導体基板に
逃がすことができ、ゲート部を保護することができる。
導電型の拡散領域がゲート領域に接続された第１層の配
線層に接続されることにより、ゲート部と半導体基板間
にサージ保護用のダイオード４が形成されている。これ
により、ゲート部に接続された第１層の配線層にプラス
電荷が帯電しても、ダイオード４を通して半導体基板に
逃がすことができ、ゲート部を保護することができる。
発明の効果
本発明によれば、多層配線工程を有するＭＯＳ型半導体
装置において、第１層配線終了という途中の段階であっ
ても、内部回路入力ゲート部はダイオードと接続されて
いるため、配線パターンのエッチング工程時に帯電した
電荷によるゲート破壊から防止する事ができる。
装置において、第１層配線終了という途中の段階であっ
ても、内部回路入力ゲート部はダイオードと接続されて
いるため、配線パターンのエッチング工程時に帯電した
電荷によるゲート破壊から防止する事ができる。
第１図，第２図は本発明の実施例であり、第１層配線形
成終了時点でのＭＯＳ型半導体装置の概１，４・・・・
・・ダイオード、２，３，５．６・・・・・・内部回路
、７・・・・・・第２層配線。
成終了時点でのＭＯＳ型半導体装置の概１，４・・・・
・・ダイオード、２，３，５．６・・・・・・内部回路
、７・・・・・・第２層配線。
Claims (2)
- （１）多層配線を有するＭＯＳ型半導体装置において、
前記半導体装置内の各々のゲート領域に接続された第１
層の配線層が半導体基板内に形成された半導体基板とは
逆導電型の拡散領域に接続されている事を特徴とする半
導体装置。 - （２）多層配線を有するＭＯＳ型半導体装置において、
半導体基板内に形成された半導体基板とは逆導電型の半
導体層（ウェル）が第１層の電源配線層に接続され、同
半導体層内に形成された前記半導体基板と同一導電型の
拡散領域がゲート領域に接続された第１層の配線層に接
続されている事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241286A JPH03104159A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241286A JPH03104159A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104159A true JPH03104159A (ja) | 1991-05-01 |
Family
ID=17072009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241286A Pending JPH03104159A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744838A (en) * | 1994-09-27 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having internal circuit other than initial input stage circuit |
-
1989
- 1989-09-18 JP JP1241286A patent/JPH03104159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744838A (en) * | 1994-09-27 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having internal circuit other than initial input stage circuit |
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