JPS607763A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS607763A JPS607763A JP58115531A JP11553183A JPS607763A JP S607763 A JPS607763 A JP S607763A JP 58115531 A JP58115531 A JP 58115531A JP 11553183 A JP11553183 A JP 11553183A JP S607763 A JPS607763 A JP S607763A
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- JP
- Japan
- Prior art keywords
- domain
- domains
- type
- diffusion
- protecting diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にＭＯＳ（メタル・オキ
サイド・セミコンダクタ）型のトランジスタを有する集
積回路装置における静電破壊防止構造に関する。
サイド・セミコンダクタ）型のトランジスタを有する集
積回路装置における静電破壊防止構造に関する。
ＭＯＳ型の集積回路装置は、一般的に静電気によるゲー
ト膜破壊が起こり易い。近年の集積度の向上に伴い、ト
ランジスタ素子のチャンネル長は短く、かつゲート膜厚
は薄くなる方向であり、静電破壊防止手段のもつ役割は
そ九だけ重要ｉものとなっている。従来、入出力端子の
電源端子に対する静電Ｉ１１！！壊防止については色々
と考えられているが、入出力端子相互に・ついての破壊
防止手段は考えられていなかった。
ト膜破壊が起こり易い。近年の集積度の向上に伴い、ト
ランジスタ素子のチャンネル長は短く、かつゲート膜厚
は薄くなる方向であり、静電破壊防止手段のもつ役割は
そ九だけ重要ｉものとなっている。従来、入出力端子の
電源端子に対する静電Ｉ１１！！壊防止については色々
と考えられているが、入出力端子相互に・ついての破壊
防止手段は考えられていなかった。
また、従−来の静電破壊防止手段のノ吉木的概念は、Ｐ
−Ｎ保護ダイオードの接合部においてプレー、クダウン
させてサージ電荷を逃すことであり、ダイオード接合部
の電流容量によ０静電気強度が決定され、＠流容殴以上
のサージが印加された場合にはダイオード自身の破壊が
起こることが度々あった。
−Ｎ保護ダイオードの接合部においてプレー、クダウン
させてサージ電荷を逃すことであり、ダイオード接合部
の電流容量によ０静電気強度が決定され、＠流容殴以上
のサージが印加された場合にはダイオード自身の破壊が
起こることが度々あった。
本発明の目的は、電源端子に対してだけでなく入出力端
子相互間の静′亀気による破壊、や印加サージ電荷等に
対して強い破壊防止手段を備えた半導体装置を提供する
ことにある。
子相互間の静′亀気による破壊、や印加サージ電荷等に
対して強い破壊防止手段を備えた半導体装置を提供する
ことにある。
本発明は、二つの入出力端子の保護ダイオードをそれぞ
れ形成する第１町）電をの半導体領域を、第２導電型の
半導体領域をはさんで両側に形成したことを特徴とする
半導体装置にある。
れ形成する第１町）電をの半導体領域を、第２導電型の
半導体領域をはさんで両側に形成したことを特徴とする
半導体装置にある。
次に図面を用いて本発明の詳細な説明する。
第１図、第２図は従来の相補型ＭＯ８集積回路装置を説
明するそれぞれ平面図、およびそのＡ−Ａ’断面図であ
る。これら図において、Ｎ−半導体基板１にＰ″′つＬ
ル２を設け、このＰ−ウェル２の表面にＰ＋ドープ層４
を設け、また同時にＮ−半導体基板１上にＰ ドープ層
６を設ける。そして、Ｐ−ウェル２の中およびピドープ
層４，６の周りにＮｌ ドーズ層３，５を設ける。Ｐ＋
ドープ層４は、負電源−Ｖｓｓに接続され、Ｎｌドー
プ、すｊ５は接地電源ＶＤＤに接続される。また、Ｎ
ドープ層３とＰ＋ドープ層６とは、敞化膜８上を横断し
た電極アルミニウム７で電気的に接続さ九ている。
明するそれぞれ平面図、およびそのＡ−Ａ’断面図であ
る。これら図において、Ｎ−半導体基板１にＰ″′つＬ
ル２を設け、このＰ−ウェル２の表面にＰ＋ドープ層４
を設け、また同時にＮ−半導体基板１上にＰ ドープ層
６を設ける。そして、Ｐ−ウェル２の中およびピドープ
層４，６の周りにＮｌ ドーズ層３，５を設ける。Ｐ＋
ドープ層４は、負電源−Ｖｓｓに接続され、Ｎｌドー
プ、すｊ５は接地電源ＶＤＤに接続される。また、Ｎ
ドープ層３とＰ＋ドープ層６とは、敞化膜８上を横断し
た電極アルミニウム７で電気的に接続さ九ている。
今、この静電破壊防止手段を持つ隣接する入出力端子１
１と１２にラージパルスが印加さｔｌ、ると、第１図中
の矢印の雪原パス１５に沿って流れ、サージ電荷が吸収
さする。゛まだ、ダイオード接合部の電流容量以上のサ
ージが印加された場合、ダイオード自体の永久破壊を起
こすという欠点がある。
１と１２にラージパルスが印加さｔｌ、ると、第１図中
の矢印の雪原パス１５に沿って流れ、サージ電荷が吸収
さする。゛まだ、ダイオード接合部の電流容量以上のサ
ージが印加された場合、ダイオード自体の永久破壊を起
こすという欠点がある。
ところが、本発明ではこのような欠点が除かれており、
隣接する入出力端子に印加さまたサージパルスをトラン
ジスタ動作により吸収し、静電気による破壊に対し、一
層強い静電破壊防止手段を備えている。
隣接する入出力端子に印加さまたサージパルスをトラン
ジスタ動作により吸収し、静電気による破壊に対し、一
層強い静電破壊防止手段を備えている。
第３図は不発１！／」の−実施例の半導体装置をｊ・す
平面図で、第４卜１は第３川のへ−Ａ′線における断面
図である。こ′ｉＬら図において、木半ｊＷ体装五Ｉ′
Ｉは、Ｎ−半導体基板１にＰ−ウェル２が設けられ、ｌ
）−ウェル２内に１９°ｆ接する入出力輻：子１］、、
１２に１’＆ ＪｉＳさ九る保護ダイオードを構ｊ戊す
るｔ（ドープ層３゜１３が設けらｆ’Ｌ、これらヘ ト
ープ１曽３，１３の対向する領域に、ＰＩ台１４が設け
ら７′１２、このＰ Ｉ＝Ｈ４はＰ−ウェル２がそのま
ｊ・利用ばれて良い。今、入出力端子１１に゛＋′、入
出力犀、：子１２にＩＩのサージパルスか印加された場
合、Ｎｌドープ層３ｆ；ｒ：エミッタ、Ｎｌ・−プｊｔ
：’ １３を＝ルクタ、Ｐ一層１４７ベースとする横方
間ＮＰＮ トランジスタが４・ｐ１゛成さｊてお９、Ｐ
−ウェル２は電位を供給さｔｌ、ていない７０−ティン
グ電位である為、Ｎ＋ドープｊ（４３の電位よりｖＦ高
い電位となり、エミッタでろ４． Ｎ ” ）’−プ層
３とベースであるＰｄＩ２は順バイアスとなる。一方、
コレクタであるＮ トープ層１３とベースであるＰ一層
１４とは、功バイアスであるため、このＮＰＮ トラン
ジスタは導通状態となり、印加されたサージ？Ｉ−吸収
する。逆に入出力端子１１に“−１、入出力端子１２に
°＋”のサージパルスが印加された場合も、Ｎ トープ
層３葡コレクタ。
平面図で、第４卜１は第３川のへ−Ａ′線における断面
図である。こ′ｉＬら図において、木半ｊＷ体装五Ｉ′
Ｉは、Ｎ−半導体基板１にＰ−ウェル２が設けられ、ｌ
）−ウェル２内に１９°ｆ接する入出力輻：子１］、、
１２に１’＆ ＪｉＳさ九る保護ダイオードを構ｊ戊す
るｔ（ドープ層３゜１３が設けらｆ’Ｌ、これらヘ ト
ープ１曽３，１３の対向する領域に、ＰＩ台１４が設け
ら７′１２、このＰ Ｉ＝Ｈ４はＰ−ウェル２がそのま
ｊ・利用ばれて良い。今、入出力端子１１に゛＋′、入
出力犀、：子１２にＩＩのサージパルスか印加された場
合、Ｎｌドープ層３ｆ；ｒ：エミッタ、Ｎｌ・−プｊｔ
：’ １３を＝ルクタ、Ｐ一層１４７ベースとする横方
間ＮＰＮ トランジスタが４・ｐ１゛成さｊてお９、Ｐ
−ウェル２は電位を供給さｔｌ、ていない７０−ティン
グ電位である為、Ｎ＋ドープｊ（４３の電位よりｖＦ高
い電位となり、エミッタでろ４． Ｎ ” ）’−プ層
３とベースであるＰｄＩ２は順バイアスとなる。一方、
コレクタであるＮ トープ層１３とベースであるＰ一層
１４とは、功バイアスであるため、このＮＰＮ トラン
ジスタは導通状態となり、印加されたサージ？Ｉ−吸収
する。逆に入出力端子１１に“−１、入出力端子１２に
°＋”のサージパルスが印加された場合も、Ｎ トープ
層３葡コレクタ。
Ｎ＋ドープ層１３をエミッタ、Ｐ一層１４をベースとす
るＮＰＮトツンジスタにより、サージを吸収 ４する。
るＮＰＮトツンジスタにより、サージを吸収 ４する。
この様にトランジスタ動作により、サージを吸収するた
め、従来の棟なダイオード破壊が起こらず、静電気によ
る破壊に対し゛こ強い静電破壊防止手段全備えた半導体
装置を得ることができる。
め、従来の棟なダイオード破壊が起こらず、静電気によ
る破壊に対し゛こ強い静電破壊防止手段全備えた半導体
装置を得ることができる。
前記実施例の説明では、Ｐ−ウェル円に形成さｔ７ヒ保
護ダイオードにより構成ぢれたＮＰベトランジスタにつ
いてであるが、ＩＮ−半２ネ体基板上に形成された保護
ダイ万一ドにより構成さス゛シたＰＮＰトランジスタに
ついても実税でき、またＩｉＡ：接する２つの入出力端
子に接続芒ｎる保護ダ・イオードを１・りのＰ−ウェル
円に形成することにより、チップサイズの縮小効呆もあ
る。尚、第１図、第３１３７１にお（八て、電源をとる
ために必要な屯源ア・レミニウム１０が形成さｎ、葭化
膜穴抜き都９において接続される。
護ダイオードにより構成ぢれたＮＰベトランジスタにつ
いてであるが、ＩＮ−半２ネ体基板上に形成された保護
ダイ万一ドにより構成さス゛シたＰＮＰトランジスタに
ついても実税でき、またＩｉＡ：接する２つの入出力端
子に接続芒ｎる保護ダ・イオードを１・りのＰ−ウェル
円に形成することにより、チップサイズの縮小効呆もあ
る。尚、第１図、第３１３７１にお（八て、電源をとる
ために必要な屯源ア・レミニウム１０が形成さｎ、葭化
膜穴抜き都９において接続される。
以上のように、本発明によ７”Ｌは、市、荷によって破
壊さＩＬることかなく伯細性が向、ヒ”ｔ−る寺の効果
が得られる。
壊さＩＬることかなく伯細性が向、ヒ”ｔ−る寺の効果
が得られる。
第１図は従来用層られて（へるｒ合屯イ呟壊防止十段を
有する半導体装置の平向■１、第２図ｒｉ第１図のＡ
−Ａ’線の断面１・瘤、弔３図は本／Ｉら明の一実九例
の半導体装置を示す半ｉＡｉ図、第４図１，１第３図の
Ａ −に紛の断面１悶である。同図において、１・・・
・・・Ｎ型半導体基板、２・−・・・・Ｐ−ウェル、３
゜１３・・・・・・ＶドープノＦ４．４．６・・・・・
・Ｐトドーグ層、 ′５・・・・・・Ｎ ドープｊ曽、
７・・川・東極ア・レミニウム、８・・・・・・酸化暎
、９・・・・・・酸化嘆穴４友き部、１ｏ・・川・電源
アルミニウム、１１，１２・・・・・・入出力端：子、
１４・・・・・・Ｐ−＃’ｖ、 １５・・・・・・’Ｆ
ｔｆ ｉ ハス。
有する半導体装置の平向■１、第２図ｒｉ第１図のＡ
−Ａ’線の断面１・瘤、弔３図は本／Ｉら明の一実九例
の半導体装置を示す半ｉＡｉ図、第４図１，１第３図の
Ａ −に紛の断面１悶である。同図において、１・・・
・・・Ｎ型半導体基板、２・−・・・・Ｐ−ウェル、３
゜１３・・・・・・ＶドープノＦ４．４．６・・・・・
・Ｐトドーグ層、 ′５・・・・・・Ｎ ドープｊ曽、
７・・川・東極ア・レミニウム、８・・・・・・酸化暎
、９・・・・・・酸化嘆穴４友き部、１ｏ・・川・電源
アルミニウム、１１，１２・・・・・・入出力端：子、
１４・・・・・・Ｐ−＃’ｖ、 １５・・・・・・’Ｆ
ｔｆ ｉ ハス。
Claims (1)
- ２つの入出力端子の保護ダイオードをそれぞれ形成する
第１導電型の半導体領域を、第２導電型の半導体領域を
はさんで両側に形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115531A JPS607763A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115531A JPS607763A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607763A true JPS607763A (ja) | 1985-01-16 |
Family
ID=14664834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115531A Pending JPS607763A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244874A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 入力保護回路 |
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
-
1983
- 1983-06-27 JP JP58115531A patent/JPS607763A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244874A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 入力保護回路 |
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
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