JPH03104236A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 素子特性を向上させることができ、素子の信頼性を向上
させることができ、かつ凹凸を少なくして素子平坦化を
実現することができ、製造歩留まりを良好にすることが
できる半導体装置の製造方法を提供することを目的とし
、 基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁
膜上に仮のゲート電極パターンを形成する工程と、該仮
のゲート電極パターンをマスクとして該基板に不純物を
導入して低濃度拡散層を形成する工程と、該仮のゲート
電極パターン側壁に仮のサイドウォールパターンを形成
する工程と、該仮のゲート電極パターン及び該仮のサイ
ドウォールパターンをマスクとして該基板に不純物を導
入して高濃度拡散層を形成することにより、該低濃度拡
散層及び該高濃度拡散層からなるソース／ドレイン拡散
層を形成する工程と、該仮のゲート電極パターン及び該
仮のサイドウォールパターンを覆うように、該仮のゲー
ト電極パターン及び該仮のサイドウォールパターンとエ
ッチング選択性を有する膜を形成する工程と、該エッチ
ング選択性を有する膜を選択的にエッチングして該仮の
ゲート電極パターン及び該仮のサイドウォールパターン
を露出させる工程と、該エッチング選択性を有する膜を
マスクとして該仮のゲート電極バターン及び該仮のサイ
ドウォールパターンを除去して開口部を形成する工程と
、該開口部内にゲート電極を形成する工程とを含むよう
に構戒する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、ＬＤＤ形ＭＯ
Ｓ−ＦＥＴを完全自己整合で形成する製造方法に適用す
ることができ、特に、凹凸を少なくして素子平坦化を実
現することができる半導体装置の製造方法に関する。

ＭＯＳ−ＬＳＩの集積度は、年を追う毎に上がってきて
おり、ＭＯＳ−ＬＳＩの高集積化に伴い、ＭＯＳ−ＬＳ
Ｉを構威する構威素子であるＭＯＳ−ＦＥＴも縮小化す
ることが必要とされている。

そして、ＭＯＳ−ＦＥＴ素子の縮小化においては短チャ
ネル効果やホットキャリア効果等により、ただ単に縮小
するだけでなく特殊な構造を採ることが必要とされてお
り、ＮＭＯＳの場合これが、ＬＤＤ構造というものであ
る．一方、ＰＭＯＳでは、埋めこみ式のＬＤＤ構造とい
う形になる。

〔従来の技術〕

第２図（ａ）〜（ｅ）は従来の半導体装置の製造方法を
説明する図である。図示例の半導体装置はＬＤＤ形ＮＭ
ＯＳ−ＦＥＴに適用する場合である。

これらの図において、３１は例えばＳｉからなり例えば
ｐ型の基板、３２は例えばｐ゛型のチャネルストンバ、
３３は例えばＳｉｎ，からなるフィールド酸化膜、３４
は例えばＳｉｎ．からなるゲート絶縁膜、３５は例えば
ポリシリコンからなるゲート電極、３６ａ、３６ｂはｎ
一型の低濃度拡散層、３７は例えばＳｉｎ．からなるサ
イドウォール、３８ａ、３８ｂは例えばｎ゛型の高濃度
拡散層、３９ａは低濃度拡散層３６ａ及び高濃度拡散層
３８ａからなるソース拡散層、３９ｂは低濃度拡散層３
６ｂ及び高濃度拡散層３８ｂからなるドレイン拡散層、
４０は例えばＬＴＯ　（Ｌｏｗ　Ｔｅ＋ｍｐｅｒａｔｕ
ｒｅ　Ｏｘｉｄｅ　）によるｓｔｏｚ（ＰＳＧでもよい
）からなる眉間絶縁膜、４１ａ、４ｌｂ，４１Ｇはコン
タクトホール、４２ａ，４２ｂ，４２Ｃは例えばＡ／か
らなる配線層で、配線層４２ａはコンタクトホール４１
ａを介してソース拡散層３９ａとコンタクトされる配線
であり、配線層４２ｂはコンタクトホール４ｌｂを介し
てゲート電極３５とコンタクトされる配線であり、配線
層４２ｃはコンタクトホール４１ｃを介してドレイン拡
散層３９ｂとコンタクトされる配線である。

次に、その製造方法について説明する。

ここでは、まず例えばＣＶＤ法により基板３ｌ上にＳｉ
ｎ，及びＳｉ．Ｎ．を堆積して膜厚が例えば２００人の
シリコン酸化膜及び膜厚が例えば１５００人のシリコン
窒化膜を形成し、例えばＲＩＥによりシリコン窒化膜を
バターニングしてシリコン窒化膜からなるマスクを形成
した後、例えば不純物がＢ（ボロン）、エネルギーが５
０ＫｅＶ、ドーズ量がＩ　ＸＩＯＩ３ｃ＋ｉ−”のイオ
ン注入により基板３ｌ内にチャネルストッパ３２を形成
する。次いで、シリコン窒化膜からなるマスクを用い、
ＬＯＧＯＳ酸化により基ｖｉ３１を酸化して膜厚が例え
ば５０００人のフィールド酸化）Ｉｉ３３を形成した後
、マスクとして用いたシリコン窒化膜及びシリコン酸化
膜を除去する（第２図（ａ））。

次に、第２図（ｂ）に示すように、例えば熱酸化により
基板３１を酸化して膜厚が例えば１５０〜２００人のゲ
ート絶縁膜３４を形成する。次いで、ランプアニール装
置（加熱炉でもよい）を用い、例えば温度が１０００℃
、処理時間が１００秒でＮＨ３ガス雰囲気中でゲート絶
縁膜３４の窒化処理を行う。

この時、ゲート絶縁膜３４の上部とゲート絶縁膜３４と
基板３１との界面が特に窒化される．次に、第２図（ｃ
）に示すように、例えばＣＶＤ法によりポリシリコンを
膜厚が例えば２０００人で堆積した後、例えばＲＩＥに
よりポリシリコンをパターニングしてゲート電極３５を
形成する。次いで、例えば不純物がＰ、エネルギーが５
０ＫｅＶでドーズＩカＩ　ＸＩＯ”ｅｌｍ−”のイオン
注入によりゲート電極３５に不純物を導入してｎ一型に
した後、例えば不純物がＰ（リン）、エネルギーが５０
ＫｅＶで、ドーズ量がＩ　ＸＩＯ”Ｃａｌ−”のイオン
注入によりゲート電極３５をマスクとして基板３１に不
純物を導入してｎ一型の低濃度拡散層３６ａ、３６ｂを
形成する。なお、ここではゲート電極３５に不純物を導
入してｎ一型にしたが、不純物を導入しなくてもよい。

次に、第２図（ｄ）に示すように、例えばＣＶＤ法によ
りゲート電極３５を覆うようにＳ　ｉＯ　ｚを膜厚が例
えば１５００〜２０００人で堆積し、例えば異方性のＲ
ＩＥによりＳ　ｉ　Ｏ　ｔをエッチバンクしてゲート電
極３５側壁にサイドウォール３７を形成した後、例えば
不純物がＡｓ、エネルギーが４０ＫｅＶでドーズ量が３
　ＸＩＱ１５ａａ−”のイオン注入により、ゲート電極
３５及びサイドウォール３７をマスクとして基板３１に
不純物を導入してｎ゛型の高濃度拡散層３８ａ、３８ｂ
を形成する。この時、低濃度拡散層３６ａ及び高濃度拡
散層３８ａからなるソース拡散層３９ａ・と低濃度拡散
層３６ｂ及び高濃度拡散層３８ｂからなるドレイン拡散
層３９ｂとのＬＤＤ構造が形成される。

そして、眉間絶縁膜４０を形成し、層間絶縁膜４０にコ
ンタクトホール４１ａ、４ｌｂ，，４１ｃを形成した後
、コンタクトホール４１ａ，４ｌｂ％　４１Ｃを介して
ソース拡散層３９ａ１ゲート電極３５及びドレイン拡散
層３９ｂとコンタクトを取るように配線層４２ａ、４２
ｂ、４２ｃを形成することにより、第２図（ｅ）に示す
ような構造の半導体装置が完成する。

なお、ＬＤＤ形ＰＭＯＳ−ＦＥＴの製造方法については
上記のＮＭＯＳの場合と同様な製造方法を用いればよく
、各層の導電型をＮＭＯＳの場合と適宜変えるようにす
ればよい。

〔発明が解決しようとする課題〕 しかしながら、第２図（ａ）〜（ｅ）で説明した従来の
ＬＤＤ形ＮＭＯＳ−ＦＥＴの製造方法ではｎ一型の低濃
度拡散層３６ａ、３６ｂ及びサイドウォール３７幅の最
適化を十分に行わないと、ストレス試験を行った場合に
その初期において大幅に素子特性が劣化してしまうとい
う問題があった。

具体的には、実際に製品の中にトランジスタを組み込ん
で動作させる際、ソース電極、ゲート電極及びドレイン
電極には電圧がかかったりかからなくなったりする。こ
れを何ビ−も繰り返していくと、特に拡散層の濃度がし
だいに濃くなってくる．このため、ホールが更に加速さ
れて結晶格子に衝突して新たにエレクトロンを作ったり
することがある。そして、キャリアがゲート絶縁膜３４
に打ち込まれて電荷トラップを作ったりする。ゲート絶
縁膜３４上には各電極が形成されており、常に電圧をか
けたと同じ効果が生じる。このため、長い間使用してい
ると余計トランブされるのが多くなるため、スイッチン
グスピード等の素子特性が劣化してしまうのである。こ
の劣化の度合は使い初めに特に著しい。

また、ＰＭＯＳの場合では、ｐ“型の高濃度拡散層（ソ
ース・ドレイン）を形成するために、「浅くする」こと
が必要であるということから、予め、Ｓｉ基板を非品質
化（アモルファス化）しておくことが必要である。その
ためには、二弗化ボロンイオン（ＢＦ．”）を注入する
前にＳｉ゛イオン（Ｇｅ’イオンでもよい）をＳｔ基仮
に注入しなければならない。このイオンは、サイドウォ
ールにも注入され、そのために、ストレス試験を行った
あとに、素子特性の劣化が非品質化しない場合に比べて
２桁も劣化（寿命）するという問題があった。

具体的には、ｐ゛型の高濃度拡散層が深く形成されてい
ると、サイドウォール直下に形成されたｐ〜型の低濃度
拡散層とｐ゛型の高濃度拡散層間でキャリアのこぼれ現
象が生じ、ｐ゜型の高濃度拡散層の方がキャリアが多い
ためにキャリアがｐ型の低濃度拡散層の方へこぼれ出す
。このため、チャネル幅を更に縮めてしまうため、ｐ゛
型の高濃度拡散層を浅く形成する必要があった。また、
非晶質化状態のところにＢＦ．”を打ち込んでいるのは
チャネリング現象を生じ難くするためである。Ｓｉ　＋
を打っているのはｐ゛型の高濃度拡散層を浅くするため
に使用している。

また、以上の問題とは別にゲート電極やフィールド酸化
膜によって凹凸がこの基板表面にできてしまうことも問
題である。

更には、第２図（ａ）〜（ｅ）に示すような従来の半導
体装置の製造方法によれば、配線層の断線の危険がある
。つまり、ゲート電極やフィールド酸化膜のなす凹凸の
表面に形成されることになるので、基板面のいたるとこ
ろで凹凸ができており、この表面に通常の手法（例えば
ＣＶＤ形成）で眉間絶縁膜を形成すると、全面一様な厚
さに形成され、当然層間絶縁膜の表面も凹凸になってし
まう。更に、この凹凸のできている面にコンタクトホー
ルを形成し、電極を埋めるのであるが、この際のバター
ニングが精度よく行えない等の問題が発生し、ひいては
製造歩留まりに影響する。

そこで本発明は、素子特性を向上させることができ、素
子の信頼性を向上させることができ、かつ凹凸を少なく
して素子平坦化を実現することができ、製造歩留まりを
良好にすることができる半導体装置の製造方法を提供す
ることを目的としている． 〔課題を解決するための手段〕 本発明による半導体装置の製造方法は上記目的達或のた
め、基板上にゲート絶縁膜を形成する工程と、該ゲート
絶緑膜上に仮のゲート電極パターンを形成する工程と、
該仮のゲート電極パターンをマスクとして該基板に不純
物を導入して低濃度拡散層を形成する工程と、該仮のゲ
ート電極パターン側壁に仮のサイドウォールパターンを
形成する工程と、該仮のゲート電極パターン及び該仮の
サイドウォールパターンをマスクとして該基板に不純物
を導入して高濃度拡散層を形成することにより、該低濃
度拡散層及び該高濃度拡散層からなるソース／ドレイン
拡散層を形成する工程と、該仮のゲート電極パターン及
び該仮のサイドウオールパターンを覆うように、該仮の
ゲート電極パターン及び該仮のサイドウォールパターン
とエッチング選択性を有する膜を形成する工程と、該エ
ッチング選択性を有する膜を選択的にエッチングして該
仮のゲート電極パターン及び該仮のサイドウオールパタ
ーンを露出させる工程と、該エソチング選択性を有する
膜をマスクとして該仮のゲート電極パターン及び該仮の
サイドウォールパターンを除去して開口部を形成する工
程と、該開口部内にゲート電極を形成する工程とを含む
ものである．〔作用〕 本発明は、第１図（ａ）〜（ｆ）に示すように、基板３
１上にゲート絶縁膜３４が形成され、ゲート絶縁膜３４
上に仮のゲート電極パターンｌが形成され、仮のゲート
電極パターンｌをマスクとして基板３ｌに不純物が導入
されて低濃度拡散層３６ａ、３６ｂが形成された後、仮
のゲート電極パターン１側壁に仮のサイドウォールパタ
ーン２が形成される。次いで、仮のゲート電極パターン
ｌ及び仮のサイドウォールパターン２をマスクとして基
板３１に不純物が導入されて高濃度拡散層３８ａ、３８
ｂが形成されることにより、低濃度拡散層３６ａ，３６
ｂ及び高濃度拡散層３８ａ、３８ｂからなるソース／ド
レイン拡散層３９ａ、３９ｂが形成され、仮のゲート電
極パターンｌ及び仮のサイドウォールパターン２が覆わ
れるように、仮のゲート電極パターン１及び仮のサイド
ウォールパターン２とエッチング選択性を有する膜３（
例えばＳ　ｉ　３　Ｎｍ膜）が形成され、エッチング選
択性を有する膜が選択的にエッチングされて仮のゲート
電極パターン１及び仮のサイドウォールパターン２が露
出され、エッチング選択性を有する膜３をマスクとして
仮のゲート電極パターンｌ及び仮のサイドウォールパタ
ーン２が除去されて開口部４が形成された後、開口部４
内にゲート電極６が形成される。

したがって、本発明によれば、ゲート絶縁膜３４を介し
て低濃度拡散層３６ａ、３６ｂ上にまでゲート電極６を
形成し、かつゲート電極６を高融点金属にすることがで
きるため、素子特性を向上させることができるようにな
り、素子の信頼性を向上させることができるようになる
。また、凹凸を少なくして素子平坦化を実現することが
できるようになり、製造歩留まりを良好にすることがで
きるようになる。詳細については実施例で説明する。

〔実施例〕

以下、本発明を図面に基づいて説明する．第ｌ図（ａ）
〜（ｇ）は本発明に係る半導体装置の製造方法の一実施
例を説明する図である．図示例の半導体装置はＬＤＤ形
ＮＭＯＳ−ＦＥＴに適用する場合である。

これらの図において、第２図（ａ）〜（ｅ）と同一符号
は同一または相当部分を示し、１は例えばポリＳｉから
なる仮のゲート電極パターン、２は例えばＳｉｎｇから
なる仮のサイドウオールパターン、３は仮のゲート電極
パターンｌ及び仮のサイドウォールパターン２とエッチ
ング選択性を有する膜で、Ｓｉ，Ｎ．等のシリコン窒化
膜（ＳｉＯ２等のシリコン酸化膜でもよい）からなって
いる。４はゲート電極形成用の開口部、５はＷ等の高融
点金属からなる高融点金属層、６はＷ等の高融点金属か
らなるゲート電極である。

次に、その製造方法について説明する。

ここでは、まず例えばＣＶＤ法により基板３１上にＳｉ
ｎ！及びＳｔ，Ｎ．を堆積して膜厚が例えば２００人の
シリコン酸化膜及び膜厚が例えば１５００人のシリコン
窒化膜を形成し、例えばＲＩＥによりシリコン窒化膜を
バターニングしてマスクを形成した後、例えば不純物が
Ｂ（ボロン）、エネルギーが５０ＫｅＶでドーズ量がＩ
　ＸＩＯ１３ａｌ−”（７）イオン注入により基１３１
内にチャネルストッパ３２を形成する。次いで、シリコ
ン窒化膜からなるマスクを用い、ＬＯＧＯＳ酸化により
基板３１を酸化して膜厚が例えば５０００人のフィール
ド酸化膜３３を形成した後、マスクとして用いたシリコ
ン窒化膜及びシリコン酸化膜を除去する〈第１図（ａ〉
）。

次に、第１図（ｂ）に示すように、例えば熱酸化により
基板３１を酸化して膜厚が例えば１５０〜２００人のゲ
ート絶縁膜３４を形成する。次いで、ランプアニール装
置（加熱炉でもよい）を用い、例えば温度が１０００℃
、処理時間が１００秒でＮＨ３ガス雰囲気中でゲート絶
縁膜３４の窒化処理を行う．この時、ゲート絶縁膜３４
の上部とゲート絶縁膜３４と基板３１との界面が特に窒
化される．次に、第１図（ｃ）に示すように、例えばＣ
ＶＤ法によりポリシリコンを膜厚が例えば２０００人で
堆積した後、例えばＲＩＥによりポリシリコンをパター
ニングして仮のゲート電極１を形成する。

次いで、例えば不純物がＰ、エネルギーが５０ＫｅＶで
ドーズ量がＩ　ＸＩＯ”ｅｌｍ−”のイオン注入により
仮のゲート電極パターンｌに不純物を導入してｎ一型に
した後、例えば不純物がＰ（リン）、エネルギーが５０
ＫｅＶでドーズ量がＩ　Ｘ　１０”Ｃ！ｍ−”（７）　
イ，ｔン注入により仮のゲート電極パターン１をマスク
として基板３１に不純物を導入してｎ一型の低濃度拡散
層３６ａ、３６ｂを形成する．なお、仮のゲート電極パ
ターンｌには不純物を導入しなくてもよい．次に、第１
図（ｄ）に示すように、例えばＣＶＤ法により仮のゲー
ト電極パターン１を覆うようにｓｔｏｗを膜厚が例えば
１５００〜２０００人で堆積し、例えば異方性のＲＩＥ
によりＳｉｎ．をエッチバンクして仮のゲート電極パタ
ーン１側壁に仮のサイドウォールパターン２を形成した
後、例えば不純物がＡ　３　％エネルギーが４０ＫｅＶ
でドーズ量が３Ｘ１０”ａｍ−２のイオン注入により仮
のゲート電極パターン１及び仮のサイドウォールパター
ン２をマスクとして基板３１に不純物を導入してｎ゛型
の高濃度拡散層３８ａ、３８ｂを形成する。この時、低
濃度拡散Ｊｉ３６ａ及び高濃度拡散層３８ａからなるソ
ース拡散層３９ａと低濃度拡散層３６ｂ及び高濃度拡散
ｉｉ３８ｂからなるドレイン拡散層３９ｂとのＬＤＤ構
造が形成される。次いで、例えばＣＶＤ法により仮のゲ
ート電極パターン１及び仮のサイドウォールパターン２
を覆うように全面にＳｉｚＮａを膜厚が例えば２０００
人で堆積して、仮のゲート電極パターン１及び仮のサイ
ドウォールパターン２とエッチング選択性を有する膜３
を形成する。この後この膜３（ＳｔｉＮ＊膜）表面では
下地層の凹凸をそのまま受け継いでしまうので、この膜
３表面にこの膜３とエンチレートが等しいＳＯＧ（Ｓｐ
−ｉｎ　Ｏｎ　Ｇｌａｓｓ　）を十分な厚さでスピンコ
ートして加熱固化させることにより表面を平坦にする．
次いで、このＳＯＧの表面にＲＩＥを施して、仮のサイ
ドウォールパターン２の大部分が顔を出すまでコントロ
ールエッチバンクする．この時、仮のゲート電極パター
ン１も露出される． 次に、第１図（ｅ）に示すように、例えばウエットエッ
チングによりエッチング選択性を有する膜３をマスクと
して仮のゲート電極パターンｌ及び仮のサイドウォール
パターン２を全て除去してゲート電極形成用の開口部４
を形成する．この時、開口部４内にゲート絶縁膜３４が
露出される。次いで、例えばスバッタ法により開口部４
を覆うようにＷを膜厚が例えば４０００人で堆積して高
融点金属層５を形成する。

次に、第１図（ｆ）に示すように、例えば異方性のＲＩ
Ｅにより高融点金属層５を開口部４内にのみ残るように
エッチバックしてゲート電極６を形成する。この時、ゲ
ート電極６はゲート絶縁膜３４を介してＬＤＤ構造を構
或する低濃度拡散層３６ａ，３６ｂ上にまで形成される
． そして、例えばＣＶＤ法によりＰＳＧからなる眉間絶縁
膜４０を形成し、眉間絶縁ＩＩ１４０にコンタクトホー
ル４１ａ，４ｌｂ，４１ｃを形成した後、コンタクトホ
ール４１ａ、４１ｂｓ　４１ｃを介してソース拡散層３
９ａ、ゲート電極６及びドレイン拡散層３９ｂとコンタ
クトを取るように配線層４２ａ，４２ｂ，４２ｃを形成
することにより、第１図に示すような構造の半導体装置
が完或する． すなわち、上記実施例では、ゲート絶縁膜３４を介して
低濃度拡敗層３５ａ，３６ｂ上にまでゲート電極６を設
けるように形成したので、従来のゲート絶縁膜３４を介
して基［３１上にゲート電極３５を設けている場合より
もゲート電極６を従来と厚みは同じでも幅を大きく取る
ことができメタル量を増やすことができるため、より多
くのキャリアを制御することができる。このため、ゲー
ト電極６の制御性を向上させることができ、素子特性を
向上させることができる．したがって、素子の信頼性も
向上させることができる。

また、ゲート電極６をＷ等の高融点メタルで構或するこ
とができ、従来のポリシリコンでｔｌ戒する場合よりも
低抵抗化することができるため、ゲート遅延を防止する
ことができる。また、高融点メタルでないメタルで構威
する場合よりも耐熱性を向上させることができ、しかも
膜厚を薄くすることができる． また、ゲート電極６やフィールド酸化膜３３のなす凹凸
を有した基板３１面に例えばＳＯＧのような物質をスピ
ンコートすることにより表面を平坦にすることができ、
結局凹凸を少なくして素子平坦化を実現することができ
、製造歩留まりを良好にすることができる． また、仮のゲート電極パターン１及び仮のサイドウォー
ルパターン２を除去して開口部４内を形成した後、開口
部４内に高融点金属層５を埋め込んでゲート電極６を形
成しているため、低濃度拡散層３６ａ、３６ｂ、高濃度
拡散層３８ａ、３８ｂ及びゲート電極６を完全自己整合
で位置合せして形成することができる。

なお、上記実施例では、ゲート電極６をＷ等の高融点金
属で構或する場合について説明したが、本発明はこれに
限定されるものではなく、Ｗ３ｉ，ＴｉＳｉ、等の高融
点金属シリサイドで構或することも可能である． 上記実施例は、ＬＤＤ形ＮＭＯＳ−ＦＥＴに適用する場
合について説明したが、本発明はこれに限定されるもの
ではなく、ＬＤＤ形ＰＭＯＳ−ＦＥＴに適用する場合で
あってもよい。

〔発明の効果〕

本発明によれば、素子特性を向上させることができ、素
子の信頼性を向上させることができ、かつ凹凸を少なく
して素子平坦化を実現することができ、製造歩留まりを
良好にすることができるという効果がある。

３１・・・・・・基板、 ３４・・・・・・ゲート絶縁膜、 ３６ａ、３６ｂ・・・・・・低濃度拡散層、３７・・・
・・・サイドウォール、 ３８ａ、３８ｂ・・・・・・高濃度拡散層、３９ａ・・
・・・・ソース拡散層、 ３９ｂ・・・・・・ドレイン拡散層。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は従来例の製造方法を説明する図である。 ・・・・・・仮のゲート電極パターン、・・・・・・仮
のサイドウォールパターン、・・・・・・エッチング選
択性を有する膜、・・・・・・開口部、 ・・・・・・高融点金属層、 ・・・・・・ゲート電極、 一実施例の製造方法を説明する図 第１図 一実施例の製造方法を説明する図 第１図 一実施例の製造方法を説明する図 従来例の製造方法を説明する図 第２図 一実施例の製造方法を説明する図 第ｌ図 従来例の製造方法を説明する図 第２図

Claims (1)

1. 【特許請求の範囲】 基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に仮のゲート電極パターンを形成する
   工程と、 該仮のゲート電極パターンをマスクとして該基板に不純
   物を導入して低濃度拡散層を形成する工程と、 該仮のゲート電極パターン側壁に仮のサイドウォールパ
   ターンを形成する工程と、 該仮のゲート電極パターン及び該仮のサイドウォールパ
   ターンをマスクとして該基板に不純物を導入して高濃度
   拡散層を形成することにより該低濃度拡散層及び該高濃
   度拡散層からなるソース／ドレイン拡散層を形成する工
   程と、 該仮のゲート電極パターン及び該仮のサイドウォールパ
   ターンを覆うように、該仮のゲート電極パターン及び該
   仮のサイドウォールパターンとエッチング選択性を有す
   る膜を形成する工程と、該エッチング選択性を有する膜
   を選択的にエッチングして該仮のゲート電極パターン及
   び該仮のサイドウォールパターンを露出させる工程と、
   該エッチング選択性を有する膜をマスクとして該仮のゲ
   ート電極パターン及び該仮のサイドウォールパターンを
   除去して開口部を形成する工程と、該開口部内にゲート
   電極を形成する工程とを含むことを特徴とする半導体装
   置の製造方法。