JPH03104265A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法Info
- Publication number
- JPH03104265A JPH03104265A JP1240869A JP24086989A JPH03104265A JP H03104265 A JPH03104265 A JP H03104265A JP 1240869 A JP1240869 A JP 1240869A JP 24086989 A JP24086989 A JP 24086989A JP H03104265 A JPH03104265 A JP H03104265A
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- JP
- Japan
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- lead
- chip
- leads
- semiconductor package
- vicinity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
概要
ＩＣ，ＬＳＩ等の半導体パッケージの製造方法に関し、
集積度の高い半導体パッケージの効率的な製造方法の提
供を目的とし、 ステムの両面に第ｌチップ及び第２チップを設け、複数
のリードが平面的に配列されてなるＩＪ 一ドフレーム
を、該リードの一端側が該第ｌチップの近傍に位置する
ように配置して、該第１チップとリードの一端をそれぞ
れワイヤボンディングし、該リードの他端に前記第２チ
ップ側に落ち込んだ段差をそれぞれ形戒し、該リードを
該リードの他端が前記第２チップの近傍に位置するよう
に折り曲げて、該第２チップとリードの他端をワイヤボ
ンディングし、前記第１、第２チップ及びリードのワイ
ヤボンディングした部分の近傍を外装した後に、該リー
ドの中間部分を切除して上リード及び下リードとし、該
上リードの自由端近傍を、該下リードの自由端近傍と概
略同一形状に戒形して構或する。
供を目的とし、 ステムの両面に第ｌチップ及び第２チップを設け、複数
のリードが平面的に配列されてなるＩＪ 一ドフレーム
を、該リードの一端側が該第ｌチップの近傍に位置する
ように配置して、該第１チップとリードの一端をそれぞ
れワイヤボンディングし、該リードの他端に前記第２チ
ップ側に落ち込んだ段差をそれぞれ形戒し、該リードを
該リードの他端が前記第２チップの近傍に位置するよう
に折り曲げて、該第２チップとリードの他端をワイヤボ
ンディングし、前記第１、第２チップ及びリードのワイ
ヤボンディングした部分の近傍を外装した後に、該リー
ドの中間部分を切除して上リード及び下リードとし、該
上リードの自由端近傍を、該下リードの自由端近傍と概
略同一形状に戒形して構或する。
産業上の利用分野
本発明はＩＣ，ＬＳＩ等の半導体パッケージの製造方法
に関する。
に関する。
近年、コンピュータ等の高速動作性が要求される分野で
は配線パスを短くするため、あるいは、民生機器の分野
では装置を小型に仕上げるために、ＩＣＳＬＳＩ等の半
導体パッケージも高密度化、小型化が要望されている。
は配線パスを短くするため、あるいは、民生機器の分野
では装置を小型に仕上げるために、ＩＣＳＬＳＩ等の半
導体パッケージも高密度化、小型化が要望されている。
ＩＣを例にとれば、従来は挿入形の標準ＤＩＰパッケー
ジがほとんどであったが、上記要望に対応するために挿
入型としてはＳ − Ｄ Ｉ Ｐ （Ｓｈｒｉｎｋ−Ｄ
ＩＰ） 、Ｐ Ｇ Ａ （ＰｉｎＧｒｉｄ Ａｒｒａｙ
） 、表面実装型としてはＳ Ｏ Ｐ （ＳｍａｌｌＯ
ｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、Ｑ Ｆ Ｐ （Ｑｕ
ａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等のようにパッケー
ジは多ビン（リード）化、小型化の傾向にある。リード
フレームの加工技術としては、リードのピッチ間隔は０
．２〜０．３ｍｍと微細な加工が実現されているのに対
し、実際に採用できるビン間隔としては、挿入型ではプ
リント配線板に形或するスルーホールの加工技術の観点
から１．７８Ｍ程度であり、表面実装型については、プ
リント配線板上にハンダ付けする際のブリッジ〈短絡〉
回避の観点から、リード間ピッチは０．６叩程度となっ
ており、リードピッチ間隔の縮小による高密度化は限界
にきている状況である。このような状況下において、集
積度の高い半導体パッケージの製造方法の提供が要望さ
れている。
ジがほとんどであったが、上記要望に対応するために挿
入型としてはＳ − Ｄ Ｉ Ｐ （Ｓｈｒｉｎｋ−Ｄ
ＩＰ） 、Ｐ Ｇ Ａ （ＰｉｎＧｒｉｄ Ａｒｒａｙ
） 、表面実装型としてはＳ Ｏ Ｐ （ＳｍａｌｌＯ
ｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、Ｑ Ｆ Ｐ （Ｑｕ
ａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等のようにパッケー
ジは多ビン（リード）化、小型化の傾向にある。リード
フレームの加工技術としては、リードのピッチ間隔は０
．２〜０．３ｍｍと微細な加工が実現されているのに対
し、実際に採用できるビン間隔としては、挿入型ではプ
リント配線板に形或するスルーホールの加工技術の観点
から１．７８Ｍ程度であり、表面実装型については、プ
リント配線板上にハンダ付けする際のブリッジ〈短絡〉
回避の観点から、リード間ピッチは０．６叩程度となっ
ており、リードピッチ間隔の縮小による高密度化は限界
にきている状況である。このような状況下において、集
積度の高い半導体パッケージの製造方法の提供が要望さ
れている。
従来の技術
一般に、表面実装型パッケージはパッケージ側面から平
面的にあるいは段差状に折り曲げてリードを取り出して
構戊されており、リードはそのピッチ間隔を極力小さく
するとともに、パッケージの両側、あるいは、４方の側
部から取り出して多リード化に対応するようにしている
。しかし、このような構造による多リード化は限界にき
ており、このため、パッケージ側面から２段にしてリー
ドを取り出し、上段のリードと下段のリードが干渉しな
いように、その先端近傍を同一平面上に配列した構造が
採用されるようになってきた。
面的にあるいは段差状に折り曲げてリードを取り出して
構戊されており、リードはそのピッチ間隔を極力小さく
するとともに、パッケージの両側、あるいは、４方の側
部から取り出して多リード化に対応するようにしている
。しかし、このような構造による多リード化は限界にき
ており、このため、パッケージ側面から２段にしてリー
ドを取り出し、上段のリードと下段のリードが干渉しな
いように、その先端近傍を同一平面上に配列した構造が
採用されるようになってきた。
このような構造の半導体パッケージの製造は、ステムの
両面にそれぞれチップ（集積回路素子）を貼設し、複数
のリードが平面的に配列され、これらリードの一部が連
結されてなるリードフレームく一般にプレスによる打ち
抜きにより成形される）を、上部チップ近傍に配置して
各リードと上部チップ間をワイヤボンディングし、同様
なリードフレームを下部チップ近傍に配置して各リード
と下部チップ間をワイヤボンディングし、これらのチッ
プと各リードのワイヤボンディングした部分の近傍を樹
脂等で外装し、上段のリードとなるべきリードフレーム
と、下段のリードとなるべきリードフレームのそれぞれ
のリード連結部を含む端都側を切断し、最後に上段及び
下段の各リードを所定の形状に折り曲げることにより製
造していた。
両面にそれぞれチップ（集積回路素子）を貼設し、複数
のリードが平面的に配列され、これらリードの一部が連
結されてなるリードフレームく一般にプレスによる打ち
抜きにより成形される）を、上部チップ近傍に配置して
各リードと上部チップ間をワイヤボンディングし、同様
なリードフレームを下部チップ近傍に配置して各リード
と下部チップ間をワイヤボンディングし、これらのチッ
プと各リードのワイヤボンディングした部分の近傍を樹
脂等で外装し、上段のリードとなるべきリードフレーム
と、下段のリードとなるべきリードフレームのそれぞれ
のリード連結部を含む端都側を切断し、最後に上段及び
下段の各リードを所定の形状に折り曲げることにより製
造していた。
発明が解決しようとする課題
しかし、従来方法であると、１個の半導体パッケージを
製造するのに、上段のリード用及び下役のリード用の２
枚のリードフレームを用いる必要があり、製造効率及び
コストの観点から問題があった。
製造するのに、上段のリード用及び下役のリード用の２
枚のリードフレームを用いる必要があり、製造効率及び
コストの観点から問題があった。
本発明はこのような点に鑑みてなされたものであり、集
積度の高い半導体パッケージの効率的な製造方法の提供
を目的としている。
積度の高い半導体パッケージの効率的な製造方法の提供
を目的としている。
課題を解決するための手段及び作用
第１図（ａ）〜（ｆ）は本発明の原理を示す工程図であ
る。リードフレームは例えば、複数のり一ド４が平面的
に配列され、これらリード４の一部が連結されて構戊さ
れている。通常、各リードと連結部４Ｃはプレス打ち抜
き等により一体的に戒形される。そして、ステムｌの両
面に第１チップ２及び第２チップ３を設けておき、前記
リードフレームを、各リード４の一端が第１チップ２の
近傍に位置するように配置して（（ａ）図参照〉、第１
チップ２とリード４の一端をそれぞれワイヤボンディン
グする。次いで、リード４の他端に前記第２チップ３側
に落ち込んだ段差５をそれぞれ形戒し（（ｂ）図参照〉
、各リード４をその他端が前記第２チップ３の近傍に位
置するように折り曲げて、下部チップ３とリード４の他
端をワイヤボンディングする（（Ｃ）及び（社）図参照
）。
る。リードフレームは例えば、複数のり一ド４が平面的
に配列され、これらリード４の一部が連結されて構戊さ
れている。通常、各リードと連結部４Ｃはプレス打ち抜
き等により一体的に戒形される。そして、ステムｌの両
面に第１チップ２及び第２チップ３を設けておき、前記
リードフレームを、各リード４の一端が第１チップ２の
近傍に位置するように配置して（（ａ）図参照〉、第１
チップ２とリード４の一端をそれぞれワイヤボンディン
グする。次いで、リード４の他端に前記第２チップ３側
に落ち込んだ段差５をそれぞれ形戒し（（ｂ）図参照〉
、各リード４をその他端が前記第２チップ３の近傍に位
置するように折り曲げて、下部チップ３とリード４の他
端をワイヤボンディングする（（Ｃ）及び（社）図参照
）。
さらに、第１チップ２、第２チップ３及びりード４のワ
イヤボンディングした部分の近傍を外装（６）Ｌ、ＩＪ
−ド４のフレームを含む中間部分を切除して上リード４
ａ及び下リード４ｂとし（（ｅ）図参照）、上リード４
ａの自由端近傍を、下り−ド４ｂの自由端近傍と概略同
一形状となるように折り曲げることにより半導体パッケ
ージを製造する（（ｆ）図参照）。
イヤボンディングした部分の近傍を外装（６）Ｌ、ＩＪ
−ド４のフレームを含む中間部分を切除して上リード４
ａ及び下リード４ｂとし（（ｅ）図参照）、上リード４
ａの自由端近傍を、下り−ド４ｂの自由端近傍と概略同
一形状となるように折り曲げることにより半導体パッケ
ージを製造する（（ｆ）図参照）。
本発明方法により半導体パッケージを製造することによ
り、１枚のリードフレームを使用して、上及び下リード
の両方を形戊できるから、製造効率が高く、コストダウ
ンを図ることができる。
り、１枚のリードフレームを使用して、上及び下リード
の両方を形戊できるから、製造効率が高く、コストダウ
ンを図ることができる。
実施例
以下本発明の実施例を図面を参照して説明する。
第２図乃至第５図は本発明の一実施例の製造工程を説明
するための斜視図、第６図は同じく断面図、第７図は完
威した半導体パッケージを示す斜視図である。
するための斜視図、第６図は同じく断面図、第７図は完
威した半導体パッケージを示す斜視図である。
まず、第２図を参照すると、１０はリードフレームであ
り、リードフレーム１０は図示の如く、フレーム１１に
複数のリード１２を所定の間隔で配列したものであり、
通常、フレーム１１及びリードｌ２はプレス打ち抜き等
により一体的に成形され、複数の半導体パッケージを連
続的に製造するために、同様の形状のものが一列に繰り
返し形成されて構威されている。１３はステムであり、
ステム１３の両面にはそれぞれチップ（集積回路素子）
１４．１５が貼設され、リードフレーム１０のフレーム
１１の一部がこのステム１３に仮固定されることにより
、各リードｌ２とチップ１４．１５が位置決めされてい
る。この状態でリードフレーム１０の各リード１２の一
端１２ａは上部チップ１４に隣接した状態となっている
。
り、リードフレーム１０は図示の如く、フレーム１１に
複数のリード１２を所定の間隔で配列したものであり、
通常、フレーム１１及びリードｌ２はプレス打ち抜き等
により一体的に成形され、複数の半導体パッケージを連
続的に製造するために、同様の形状のものが一列に繰り
返し形成されて構威されている。１３はステムであり、
ステム１３の両面にはそれぞれチップ（集積回路素子）
１４．１５が貼設され、リードフレーム１０のフレーム
１１の一部がこのステム１３に仮固定されることにより
、各リードｌ２とチップ１４．１５が位置決めされてい
る。この状態でリードフレーム１０の各リード１２の一
端１２ａは上部チップ１４に隣接した状態となっている
。
以下、製造工程を時間の経過とともに説明する。
ステムｌ３の上側に設けられた上部チップ１４と各リー
ド１２の一端１２ａをワイヤボンディング（１６）Ｌ、
その後プレスにより各リード１２の他端１２ｂ近傍に下
側に落ち込んだ段差を或形する。次いで、各リード１２
の他端側を折り曲げ、各リード１２の他端１２ｂを下部
チップ■５の近傍に位置せしめて、第６図の断面図に示
されているように、下部チップ１５と各リード１２の他
端１２ｂをワイヤボンディング（１７〉する。その後、
上部チップ１４、下部チップ１５及び各リ一ドｌ２のワ
イヤボンディングされた部分の近傍を樹脂等により外装
（２１）する。さらに、第３図に示されているように、
折り曲げられたリード１２の間にリード１２を支持する
ための治具１８を挿入し、回転する上側カッター１９及
び下側カッター２０でリードフレーム１０のフレーム１
１を含む中間部分１０ａを切除して第４図の状態を得る
。
ド１２の一端１２ａをワイヤボンディング（１６）Ｌ、
その後プレスにより各リード１２の他端１２ｂ近傍に下
側に落ち込んだ段差を或形する。次いで、各リード１２
の他端側を折り曲げ、各リード１２の他端１２ｂを下部
チップ■５の近傍に位置せしめて、第６図の断面図に示
されているように、下部チップ１５と各リード１２の他
端１２ｂをワイヤボンディング（１７〉する。その後、
上部チップ１４、下部チップ１５及び各リ一ドｌ２のワ
イヤボンディングされた部分の近傍を樹脂等により外装
（２１）する。さらに、第３図に示されているように、
折り曲げられたリード１２の間にリード１２を支持する
ための治具１８を挿入し、回転する上側カッター１９及
び下側カッター２０でリードフレーム１０のフレーム１
１を含む中間部分１０ａを切除して第４図の状態を得る
。
そして、第５図に示されているように、凸状の上型２２
及びこれと嵌合する凹状の下型２３により、上リード１
２ｃをその先端が下リード１２ｄの先端の折曲部と同一
平面上に配列されるように成形する。第３図乃至第５図
においては片側のリードについてのみ示しているが、こ
れらの工程は他側のリードについても同様に実施する。
及びこれと嵌合する凹状の下型２３により、上リード１
２ｃをその先端が下リード１２ｄの先端の折曲部と同一
平面上に配列されるように成形する。第３図乃至第５図
においては片側のリードについてのみ示しているが、こ
れらの工程は他側のリードについても同様に実施する。
第７図にこれらの工程を経て製造された半導体パッケー
ジの完戊した状態の斜視図が示されている。
ジの完戊した状態の斜視図が示されている。
本実施例によれば、半導体パッケージを１枚のリードフ
レーム１０を使用して製造することができ、従来のよう
に上リード用と下リード用の２枚のリードフレームを用
いて製造していたのに比較して、リードフレームのコス
トが安く、製造の効率を向上することができる。
レーム１０を使用して製造することができ、従来のよう
に上リード用と下リード用の２枚のリードフレームを用
いて製造していたのに比較して、リードフレームのコス
トが安く、製造の効率を向上することができる。
発明の効果
本発明方法を用いることにより、パッケージ側面から２
段にしてリードを取り出し、上段のリードと下段のリー
ドが干渉しないように、その先端部近傍を同一形状に形
戊・配列してなる半導体パッケージを、ｌ枚のリードフ
レームを使用して製造することができるから、その製造
効率が高く、安価な半導体パッケージを提供できるとい
う効果を奏する。
段にしてリードを取り出し、上段のリードと下段のリー
ドが干渉しないように、その先端部近傍を同一形状に形
戊・配列してなる半導体パッケージを、ｌ枚のリードフ
レームを使用して製造することができるから、その製造
効率が高く、安価な半導体パッケージを提供できるとい
う効果を奏する。
第１図は（ａ）〜（ｆ）は本発明の原理を示す工程図、
第２図乃至第５図は本発明一実施例の製造工程を説明す
るための斜視図、 第６図は同じく断面図、 第７図は完或した半導体パッケージを示す斜視図である
。 １・・・ステム、 ２・・・第１チップ、 ３・・・第２チップ、 ４・・・リード、 ４ａ・・・上リード、 ４ｂ・・・下リード。
第２図乃至第５図は本発明一実施例の製造工程を説明す
るための斜視図、 第６図は同じく断面図、 第７図は完或した半導体パッケージを示す斜視図である
。 １・・・ステム、 ２・・・第１チップ、 ３・・・第２チップ、 ４・・・リード、 ４ａ・・・上リード、 ４ｂ・・・下リード。
Claims (1)
- 【特許請求の範囲】 ステム（１）の両面に第１チップ（２）及び第２チップ
（３）を設け、 複数のリード（４）が平面的に配列されてなるリードフ
レームを、該リード（４）の一端側が該第１チップ（２
）の近傍に位置するように配置して、該第１チップ（２
）とリード（４）の一端をそれぞれワイヤボンディング
し、 該リード（４）の他端に前記第２チップ（３）側に落ち
込んだ段差（５）をそれぞれ形成し、 該リード（４）を該リード（４）の他端が前記第２チッ
プ（３）の近傍に位置するように折り曲げて、該第２チ
ップ（３）とリード（４）の他端をワイヤボンディング
し、 前記第１、第２チップ（２、３）及びリード（４）のワ
イヤボンディングした部分の近傍を外装（６）した後に
、 該リード（４）の中間部分を切除して上リード（４ａ）
及び下リード（４ｂ）とし、 該上リード（４ａ）の自由端近傍を、該下リード（４ｂ
）の自由端近傍と概略同一形状に成形するようにしたこ
とを特徴とする半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240869A JPH03104265A (ja) | 1989-09-19 | 1989-09-19 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240869A JPH03104265A (ja) | 1989-09-19 | 1989-09-19 | 半導体パッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104265A true JPH03104265A (ja) | 1991-05-01 |
Family
ID=17065909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240869A Pending JPH03104265A (ja) | 1989-09-19 | 1989-09-19 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104265A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555446A (ja) * | 1991-08-26 | 1993-03-05 | Matsushita Electron Corp | 半導体装置 |
| JPH05315523A (ja) * | 1991-05-17 | 1993-11-26 | Fujitsu Ltd | 半導体装置 |
| US5574310A (en) * | 1991-05-17 | 1996-11-12 | Fujitsu Limited | Semiconductor package for surface mounting with reinforcing members on support legs |
| US5831332A (en) * | 1991-05-17 | 1998-11-03 | Fujitsu Limited | Semiconductor package for surface mounting |
-
1989
- 1989-09-19 JP JP1240869A patent/JPH03104265A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315523A (ja) * | 1991-05-17 | 1993-11-26 | Fujitsu Ltd | 半導体装置 |
| US5574310A (en) * | 1991-05-17 | 1996-11-12 | Fujitsu Limited | Semiconductor package for surface mounting with reinforcing members on support legs |
| US5831332A (en) * | 1991-05-17 | 1998-11-03 | Fujitsu Limited | Semiconductor package for surface mounting |
| US5861669A (en) * | 1991-05-17 | 1999-01-19 | Fujitsu Limited | Semiconductor package for surface mounting |
| JPH0555446A (ja) * | 1991-08-26 | 1993-03-05 | Matsushita Electron Corp | 半導体装置 |
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