JPH03104273A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH03104273A JPH03104273A JP1242995A JP24299589A JPH03104273A JP H03104273 A JPH03104273 A JP H03104273A JP 1242995 A JP1242995 A JP 1242995A JP 24299589 A JP24299589 A JP 24299589A JP H03104273 A JPH03104273 A JP H03104273A
- Authority
- JP
- Japan
- Prior art keywords
- storage node
- insulating film
- semiconductor substrate
- capacitor
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は一般に半導体記憶装置に関し、より特定的に
は、メモリ容量を拡大できるように改良された半導体記
憶装置に関する。この発明は、さらにそのような半導体
記憶装置を製造する方法に関する。
は、メモリ容量を拡大できるように改良された半導体記
憶装置に関する。この発明は、さらにそのような半導体
記憶装置を製造する方法に関する。
［従来の技術］
ＩＣメモリは、多数の記憶素子からなるメモリセルアレ
イと、入出力に必要な周辺回路から構成されており、そ
れらは同一基板上に形成されている場合が多い。
イと、入出力に必要な周辺回路から構成されており、そ
れらは同一基板上に形成されている場合が多い。
第４図は、一般にランダムアクセスメモリ（ＲＡＭ）の
構成の一例を示すブロック図である。図を参照して、メ
モリセルアレイ１には、複数のワード線および複数のビ
ット線が互いに交差するように配置されている。これら
のワード線とビット線との各交点には、メモリセルが設
けられている。
構成の一例を示すブロック図である。図を参照して、メ
モリセルアレイ１には、複数のワード線および複数のビ
ット線が互いに交差するように配置されている。これら
のワード線とビット線との各交点には、メモリセルが設
けられている。
メモリセルの選択は、Ｘアドレスバッファ●デコーダ２
によって選択された１つのワード線とＹアドレスバッフ
ァ・デコーダ３によって選択された１つのビット線との
交点をもとに行なわれる。選択されたメモリセルにデー
タが書込まれたり、あるいはそのメモリセルに蓄えられ
ていたデータが読出されたりするが、このデータの書込
／読出の指示はＲ／Ｗ制御回路４によって与えられる読
出／書込制御信号（ Ｒ ／Ｗ）によって行なわれる。
によって選択された１つのワード線とＹアドレスバッフ
ァ・デコーダ３によって選択された１つのビット線との
交点をもとに行なわれる。選択されたメモリセルにデー
タが書込まれたり、あるいはそのメモリセルに蓄えられ
ていたデータが読出されたりするが、このデータの書込
／読出の指示はＲ／Ｗ制御回路４によって与えられる読
出／書込制御信号（ Ｒ ／Ｗ）によって行なわれる。
データの書込時には、人力データ（Ｄｉｎ）がＲ／Ｗ制
御回路４を介して選択されたメモリセルに人力される。
御回路４を介して選択されたメモリセルに人力される。
一方、データの続出時には、選択されたメモリセルに蓄
えられているデータがセンスアンブ５によって検出され
た後、増幅され、データ出力バッファ６を介して出力デ
ータ（Ｄｏｕｔ）として外部へ出力される。
えられているデータがセンスアンブ５によって検出され
た後、増幅され、データ出力バッファ６を介して出力デ
ータ（Ｄｏｕｔ）として外部へ出力される。
第６図はメモリセルの書込／読出動作を説明するために
示されたダイナミック型メモリセルの等価回路図である
。
示されたダイナミック型メモリセルの等価回路図である
。
図を参照して、ダイナミック型メモリセルは１組の電界
効果型トランジスタ７とキャパシタ８とからなる。電界
効果型トランジスタ７のゲート電極はワード線９に接続
される。キャパシタ８に接続される電界効果型トランジ
スタ７のソース／ドレイン領域はビット線１０に接続さ
れる。データの書込時には、ワード線９に所定の電位が
印加される。それによって、電界効果型トランジスタ７
が導通し、ビット線１０に印加された電荷がキャパシタ
８に蓄えられる。一方、データの読出時にはワード線９
に所定の電位が印加される。それによって、電界効果型
トランジスタ７が導通し、キャパシタ８に蓄えられてい
た電荷がビット線１０を介して取出される。
効果型トランジスタ７とキャパシタ８とからなる。電界
効果型トランジスタ７のゲート電極はワード線９に接続
される。キャパシタ８に接続される電界効果型トランジ
スタ７のソース／ドレイン領域はビット線１０に接続さ
れる。データの書込時には、ワード線９に所定の電位が
印加される。それによって、電界効果型トランジスタ７
が導通し、ビット線１０に印加された電荷がキャパシタ
８に蓄えられる。一方、データの読出時にはワード線９
に所定の電位が印加される。それによって、電界効果型
トランジスタ７が導通し、キャパシタ８に蓄えられてい
た電荷がビット線１０を介して取出される。
第６図は、スタックドキャパシタメモリセルを備える従
来の半導体記憶装置の主要部の平面図であり、第７図は
第６図における■一■線に沿う断面図である。
来の半導体記憶装置の主要部の平面図であり、第７図は
第６図における■一■線に沿う断面図である。
これらの図を参照して、ｐ型半導体基板１１の上に、電
界効果型トランジスタ１２とスタックドキャパシタ１３
が設けられている。電界効果型トランジスタ１２は、分
離酸化膜１８によって分離された活性領域２２内に形成
される。電界効果型トランジスタ１２は、ゲート酸化膜
１４を介して、半導体基板１１上に設けられたゲート電
極１５ａ（ワード線）と、半導体基板１１の主表面に設
けられたｎ十型不純物領域１６ａ，１６ｂ （ソース・
ドレイン領域）とを含む。一方、スタックドキャパシタ
１３は、電界効果型トランジスタ１２のソースまたはド
レイン領域（ｎ＋型不純物領域１６ｂ）に接し、かつ層
間絶縁膜１７を介して電界効果型トランジスタ１２のゲ
ート電極１５ａ上および隣接ワード線１５ｂ上に延びて
存在するストレージノード１９と、該ストレージノード
１つ上に設けられたキャパシタ絶縁膜２０と、該キャパ
シタ絶縁膜２０の上に設けられたセルプレート電極２１
と、を含む。
界効果型トランジスタ１２とスタックドキャパシタ１３
が設けられている。電界効果型トランジスタ１２は、分
離酸化膜１８によって分離された活性領域２２内に形成
される。電界効果型トランジスタ１２は、ゲート酸化膜
１４を介して、半導体基板１１上に設けられたゲート電
極１５ａ（ワード線）と、半導体基板１１の主表面に設
けられたｎ十型不純物領域１６ａ，１６ｂ （ソース・
ドレイン領域）とを含む。一方、スタックドキャパシタ
１３は、電界効果型トランジスタ１２のソースまたはド
レイン領域（ｎ＋型不純物領域１６ｂ）に接し、かつ層
間絶縁膜１７を介して電界効果型トランジスタ１２のゲ
ート電極１５ａ上および隣接ワード線１５ｂ上に延びて
存在するストレージノード１９と、該ストレージノード
１つ上に設けられたキャパシタ絶縁膜２０と、該キャパ
シタ絶縁膜２０の上に設けられたセルプレート電極２１
と、を含む。
以上のように構成された半導体記憶装置は、ワード線が
選択されて、ゲート電極１５ａに所定の電位が印加され
ることによって、ソース／ドレイン領域（ｎ＋型不純物
領域１６ａ，１６ｂ）を導通させて、読出／書込動作を
行なう。
選択されて、ゲート電極１５ａに所定の電位が印加され
ることによって、ソース／ドレイン領域（ｎ＋型不純物
領域１６ａ，１６ｂ）を導通させて、読出／書込動作を
行なう。
次に、上述したようなスタックドキャパシタを備える従
来の半導体記憶装置の製造方法について説明する。この
製造方法は、たとえば特開昭６１−１８３９５２号公報
に開示されている。
来の半導体記憶装置の製造方法について説明する。この
製造方法は、たとえば特開昭６１−１８３９５２号公報
に開示されている。
第８Ａ図を参照して、ｐ十型半導体基板１１（シリコン
基板）上に、シリコン酸化膜２３とシリコン窒化膜２４
を順次形成する。
基板）上に、シリコン酸化膜２３とシリコン窒化膜２４
を順次形成する。
次に、第８Ｂ図を参照して、シリコン酸化膜２３とシリ
コン窒化膜２４を、分離酸化膜を形成すべき部分に開口
部ができるように、写真製版技術によりバターニングす
る。
コン窒化膜２４を、分離酸化膜を形成すべき部分に開口
部ができるように、写真製版技術によりバターニングす
る。
次に、第８Ｃ図を参照して、熱酸化処理を施すと、半導
体基板１１の主表面に分離酸化膜２５が形成される。
体基板１１の主表面に分離酸化膜２５が形成される。
その後、第８Ｃ図および第８Ｄ図を参照して、シリコン
酸化膜２３とシリコン窒化膜２４が除去される。
酸化膜２３とシリコン窒化膜２４が除去される。
次に、第８Ｅ図を参照して、活性領域にゲート酸化膜１
４を形成する。その後、半導体基板１１の表面全面に第
１の導電膜であるポリシリコン層２６（ドープトボリシ
リコンであってもよい）を、ＣＶＤ法により形成する。
４を形成する。その後、半導体基板１１の表面全面に第
１の導電膜であるポリシリコン層２６（ドープトボリシ
リコンであってもよい）を、ＣＶＤ法により形成する。
次に、ポリシリコン層２６の上に第１の絶縁膜であるＳ
ｉ０２膜２７を形成する。
ｉ０２膜２７を形成する。
その後、第８Ｅ図および第８Ｆ図を参照して、？リシリ
コン層２６とＳｉ０２膜２７をワード線形状にバターニ
ングする。これにより、ワード線（図中、ゲート電極１
５ａと隣接ワード線１５ｂが現われている。）が形成さ
れる。
コン層２６とＳｉ０２膜２７をワード線形状にバターニ
ングする。これにより、ワード線（図中、ゲート電極１
５ａと隣接ワード線１５ｂが現われている。）が形成さ
れる。
次に、第８Ｆ図および第８Ｇ図を参照して、リンをイオ
ン注入すると、ゲート電極１５ａの両側に位置する、半
導体基板１１の主表面に、ｎ型不純物領域１６ａ，１６
ｂが自己整合的に形成される。その後、半導体基板１１
の表面全面に、ＳｉＯ■膜２８をＣＶＤ法により形成す
る。
ン注入すると、ゲート電極１５ａの両側に位置する、半
導体基板１１の主表面に、ｎ型不純物領域１６ａ，１６
ｂが自己整合的に形成される。その後、半導体基板１１
の表面全面に、ＳｉＯ■膜２８をＣＶＤ法により形成す
る。
次に、第８Ｇ図および第８Ｈ図を参照して、ＳｉＯ■膜
２８の一部が、ワード線（ゲート電極１５ａと隣接ワー
ド線１５ｂ〉の上部分および側壁部分に残るように、Ｓ
ｉ０２膜２８をエッチングする。
２８の一部が、ワード線（ゲート電極１５ａと隣接ワー
ド線１５ｂ〉の上部分および側壁部分に残るように、Ｓ
ｉ０２膜２８をエッチングする。
次に、第２の絶縁膜であるＳｉ０２膜２つを半導体基板
１１の表面全面に形成する。
１１の表面全面に形成する。
次に、第８Ｉ図を参照して、Ｓｉ０２膜２つを、半導体
基板１１の主表面に形成されたｎ＋型不純物領域１６ｂ
の表面を露出させるように、エッチングする。
基板１１の主表面に形成されたｎ＋型不純物領域１６ｂ
の表面を露出させるように、エッチングする。
次に、第８１図を参照して、露出したｎ＋型不純物領域
１６ｂの表面に接触するように、半導体基板１１の表面
全面に、ストレージノードとなるべきポリシリコン層３
０をＣＶＤ法により、堆積する。
１６ｂの表面に接触するように、半導体基板１１の表面
全面に、ストレージノードとなるべきポリシリコン層３
０をＣＶＤ法により、堆積する。
次に、第８Ｋ図を参照して、ポリシリコン層３０を所定
の形状にバターニングすることによって、ストレージノ
ード１つを形成する。
の形状にバターニングすることによって、ストレージノ
ード１つを形成する。
次に、第８Ｌ図を参照して、ストレージノード１９を含
む半導体基板１１の表面全面に、Ｓｉ，Ｎ４の薄膜を形
成する。その後、このＳｉ，Ｎ４の薄膜を酸化すること
によって、キャパシタ絶縁膜となるべき、Ｓｉ，Ｎ４の
酸化膜３１が形成される。次に、半導体基板１１の表面
全面に、セルプレート電極となるべきポリシリコン膜３
２（ドープトボリシリコンであってもよい。）をＣＶＤ
法により堆積する。
む半導体基板１１の表面全面に、Ｓｉ，Ｎ４の薄膜を形
成する。その後、このＳｉ，Ｎ４の薄膜を酸化すること
によって、キャパシタ絶縁膜となるべき、Ｓｉ，Ｎ４の
酸化膜３１が形成される。次に、半導体基板１１の表面
全面に、セルプレート電極となるべきポリシリコン膜３
２（ドープトボリシリコンであってもよい。）をＣＶＤ
法により堆積する。
次に、第８Ｌ図および第８Ｍ図を参照して、ＳＬ，Ｎ４
の酸化膜３１とポリシリコン膜３２を所定の形状にパタ
ーニングすることによって、キャパシタ絶縁膜２０とセ
ルプレート電極２１が形成される。なお、第８Ｍ図は、
第７図に相当する断面図である。
の酸化膜３１とポリシリコン膜３２を所定の形状にパタ
ーニングすることによって、キャパシタ絶縁膜２０とセ
ルプレート電極２１が形成される。なお、第８Ｍ図は、
第７図に相当する断面図である。
次に、第８Ｎ図を参照して、セルプレート電極２１を含
む半導体基板１１の表面全面に層間絶縁膜３３（Ｓｉ０
２）をＣＶＤ法により形成する。
む半導体基板１１の表面全面に層間絶縁膜３３（Ｓｉ０
２）をＣＶＤ法により形成する。
その後、層間絶縁膜３３に、ｎ＋型不純物領域１６ａの
表面を露出させるための、コンタクトホール３３ａを形
成する。次に、コンタクトホール３３ａを埋めるように
、半導体基板１１の表面全面に、ビット線となるべきポ
リシリコンをＣＶＤ法により堆積する。このポリシリコ
ンをビット線形状にバターニングすると、ビット線３４
が形成される。
表面を露出させるための、コンタクトホール３３ａを形
成する。次に、コンタクトホール３３ａを埋めるように
、半導体基板１１の表面全面に、ビット線となるべきポ
リシリコンをＣＶＤ法により堆積する。このポリシリコ
ンをビット線形状にバターニングすると、ビット線３４
が形成される。
［発明が解決しようとする課題］
スタックドキャパシタを備えた従来の半導体記憶装置は
以上のように構成されているので、第６図および第７図
を参照して、セル容量は平面的なストレージノード１９
の面積によって制限されている。したがって、高集積化
につれて、ストレージノード１９の面積が狭くなり、ひ
いては、メモリセルの容量が小さくなる。すると、そこ
に蓄えられる電荷量も小さくなる。そのため、ソフトエ
ラー（放射線によるキャリアの発生がメモリを誤動作さ
せるという現象）の問題および動作マージンの劣化を招
くという問題等があった。
以上のように構成されているので、第６図および第７図
を参照して、セル容量は平面的なストレージノード１９
の面積によって制限されている。したがって、高集積化
につれて、ストレージノード１９の面積が狭くなり、ひ
いては、メモリセルの容量が小さくなる。すると、そこ
に蓄えられる電荷量も小さくなる。そのため、ソフトエ
ラー（放射線によるキャリアの発生がメモリを誤動作さ
せるという現象）の問題および動作マージンの劣化を招
くという問題等があった。
それゆえに、この発明の目的は、メモリ容量を拡大でき
るように改良された、スタックドキャパシタ型半導体記
憶装置およびその製造方法を提供することにある。
るように改良された、スタックドキャパシタ型半導体記
憶装置およびその製造方法を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、この発明の第１の局面に従
う半導体記憶装置は、複数のワード線と、該複数のワー
ド線と交差するように配置された複数のビット線と、上
記ワード線と上記ビット線の交差部に設けられた１トラ
ンジスタ・１キャパシタ型メモリセルと、を備えている
。メモリセルのキャパシタは、該メモリセルのトランジ
スタのソースまたはドレイン領域に接し、かつ層間絶縁
膜を介して上記トランジスタのゲート電極上および隣接
ワード線上に延びて存在するストレージノードと、上記
ストレージノード上に設けられたキャパシタ絶縁膜と、
上記キャパシタ絶縁膜の上に設けられたセルプレート電
極と、を含んでいる。ストレージノードの表面には凹凸
が形成されており、それによって、上記ストレージノー
ドの表面積が大きくされている。
う半導体記憶装置は、複数のワード線と、該複数のワー
ド線と交差するように配置された複数のビット線と、上
記ワード線と上記ビット線の交差部に設けられた１トラ
ンジスタ・１キャパシタ型メモリセルと、を備えている
。メモリセルのキャパシタは、該メモリセルのトランジ
スタのソースまたはドレイン領域に接し、かつ層間絶縁
膜を介して上記トランジスタのゲート電極上および隣接
ワード線上に延びて存在するストレージノードと、上記
ストレージノード上に設けられたキャパシタ絶縁膜と、
上記キャパシタ絶縁膜の上に設けられたセルプレート電
極と、を含んでいる。ストレージノードの表面には凹凸
が形成されており、それによって、上記ストレージノー
ドの表面積が大きくされている。
この発明の第１の局面に従う半導体記憶装置の好ましい
態様によれば、上記層間絶縁膜の上に設けられた上方に
突出する上方突出部材をさらに備え、上記ストレージノ
ードは上記上方突出部材を覆うように設けられ、それに
よって、上記ストレージノードの表面が凹凸上に形成さ
れる。
態様によれば、上記層間絶縁膜の上に設けられた上方に
突出する上方突出部材をさらに備え、上記ストレージノ
ードは上記上方突出部材を覆うように設けられ、それに
よって、上記ストレージノードの表面が凹凸上に形成さ
れる。
この発明の第２の局面に従う半導体記憶装置の製造方法
は、ストレージノードの表面に凹凸を形戊することによ
って、１トランジスタ・１スタックドキャパシタセルの
メモリ容量を拡大させる方法である。まず、或る導電型
の半導体基板上に第１の導電体膜が形成される。その後
、該第１の導電体膜の上に第１の絶縁膜が形成される。
は、ストレージノードの表面に凹凸を形戊することによ
って、１トランジスタ・１スタックドキャパシタセルの
メモリ容量を拡大させる方法である。まず、或る導電型
の半導体基板上に第１の導電体膜が形成される。その後
、該第１の導電体膜の上に第１の絶縁膜が形成される。
その後、第１の導電体膜および第１の絶縁膜がワード線
形状にバターニングされる。次に、半導体基板の主表面
に、自己整合的にトランジスタのソース領域またはドレ
イン領域を形成するために、上記半導体基板と反対の導
電型の不純物イオンを半導体基板の表面に向けてイオン
注入する。次に、ワード線形状にパターニングされた上
記第１の絶縁膜を含む上記半導体基板の表面全面に、第
２の絶縁膜が形成される。その後、上記半導体基板の、
上記トランジスタのソース領域またはドレイン領域の表
面を露出させるように、上記第２の絶縁膜がエッチング
される。その後、エッチングされた上記第２の絶縁膜を
覆うように、かつ露出した上記ソース領域またはドレイ
ン領域の表面に接触するように、上記半導体基板の表面
全面に、上記ストレージノードの表面に凹凸を形成する
ための先駆体となる、材料層が形成される。次に、上記
材料層の一部が、上方に突出する上方突出部材として、
上記第２の絶縁膜の上に残るように、かつ、上記半導体
基板の、上記トランジスタのソース領域またはドレイン
領域の表面がえぐり取られるように、上記材料層をエッ
チングする。
形状にバターニングされる。次に、半導体基板の主表面
に、自己整合的にトランジスタのソース領域またはドレ
イン領域を形成するために、上記半導体基板と反対の導
電型の不純物イオンを半導体基板の表面に向けてイオン
注入する。次に、ワード線形状にパターニングされた上
記第１の絶縁膜を含む上記半導体基板の表面全面に、第
２の絶縁膜が形成される。その後、上記半導体基板の、
上記トランジスタのソース領域またはドレイン領域の表
面を露出させるように、上記第２の絶縁膜がエッチング
される。その後、エッチングされた上記第２の絶縁膜を
覆うように、かつ露出した上記ソース領域またはドレイ
ン領域の表面に接触するように、上記半導体基板の表面
全面に、上記ストレージノードの表面に凹凸を形成する
ための先駆体となる、材料層が形成される。次に、上記
材料層の一部が、上方に突出する上方突出部材として、
上記第２の絶縁膜の上に残るように、かつ、上記半導体
基板の、上記トランジスタのソース領域またはドレイン
領域の表面がえぐり取られるように、上記材料層をエッ
チングする。
この発明の第２の局面に従う方法の好ましい態様によれ
ば、上記半導体基板の、上記トランジスタのソース領域
またはドレイン領域のえぐり取られた部分に向けて、上
記半導体基板と反対の導電型の不純物イオンが注入され
る。その後、上記上方突出部材を覆うように、かつ上記
半導体基板の、上記トランジスタのソース領域またはド
レイン領域のえぐり取られた部分を埋めるように、上記
半導体基板の表面全面に第２の導電体の膜が形威される
。その後、上記第２の導電体の膜が所定のストレージノ
ード形状にパターニングされる。その後、パターニング
された上記第２の導電体膜を覆うように、上記半導体基
板の全面に所定の形状のキャパシタ絶縁膜が形成される
。その後、上記キャパシタ絶縁膜の上に、セルプレート
電極となるべき所定の形状の第３の導電体の膜が形成さ
れる。
ば、上記半導体基板の、上記トランジスタのソース領域
またはドレイン領域のえぐり取られた部分に向けて、上
記半導体基板と反対の導電型の不純物イオンが注入され
る。その後、上記上方突出部材を覆うように、かつ上記
半導体基板の、上記トランジスタのソース領域またはド
レイン領域のえぐり取られた部分を埋めるように、上記
半導体基板の表面全面に第２の導電体の膜が形威される
。その後、上記第２の導電体の膜が所定のストレージノ
ード形状にパターニングされる。その後、パターニング
された上記第２の導電体膜を覆うように、上記半導体基
板の全面に所定の形状のキャパシタ絶縁膜が形成される
。その後、上記キャパシタ絶縁膜の上に、セルプレート
電極となるべき所定の形状の第３の導電体の膜が形成さ
れる。
［作用］
この発明の第１の局面に従う半導体記憶装置によれば、
ストレージノードの表面が凹凸状に形成され、それによ
って該ストレージノードの表面積が大きくされているの
で、メモリ容量が拡大する。
ストレージノードの表面が凹凸状に形成され、それによ
って該ストレージノードの表面積が大きくされているの
で、メモリ容量が拡大する。
この発明の第２の局面に従う、半導体記憶装置の製造方
法によれば、半導体基板の表面全面に、ストレージノー
ドの表面に凹凸を形成するための先駆体となる材料層が
形成される。その後、上記材料層の一部が、第２の絶縁
膜の上に、上方に突出する上方突出部材として残るよう
に、かつ、半導体基板の、トランジスタのソース領域ま
たはドレイン領域の表面がえぐり取られるように、上記
材料層がエッチングされる。したがって、次に、上記上
方突出部材を覆うように、かつ、上記半導体基板の、ト
ランジスタのソース領域またはドレイン領域のえぐり取
られた部分を埋めるように、上記半導体基板の表面全面
に、ストレージノードとなるべき第２の導電体の膜を形
成すると、第２の導電体の膜の表面に凹凸ができる。ス
トレージノードの表面に凹凸が形成されると、ストレー
ジノードの表面積は大きくなり、メモリ容量が拡大する
。
法によれば、半導体基板の表面全面に、ストレージノー
ドの表面に凹凸を形成するための先駆体となる材料層が
形成される。その後、上記材料層の一部が、第２の絶縁
膜の上に、上方に突出する上方突出部材として残るよう
に、かつ、半導体基板の、トランジスタのソース領域ま
たはドレイン領域の表面がえぐり取られるように、上記
材料層がエッチングされる。したがって、次に、上記上
方突出部材を覆うように、かつ、上記半導体基板の、ト
ランジスタのソース領域またはドレイン領域のえぐり取
られた部分を埋めるように、上記半導体基板の表面全面
に、ストレージノードとなるべき第２の導電体の膜を形
成すると、第２の導電体の膜の表面に凹凸ができる。ス
トレージノードの表面に凹凸が形成されると、ストレー
ジノードの表面積は大きくなり、メモリ容量が拡大する
。
［実施例］
以下、この発明の実施例を図について説明する。
第１図は本発明の一実施例に係る、スタックドキャパシ
タを備えた半導体記憶装置の主要部の平面図であり、第
２図は第１図における■一■線に沿う断面図である。
タを備えた半導体記憶装置の主要部の平面図であり、第
２図は第１図における■一■線に沿う断面図である。
これらの図を参照して、ｐ型半導体基板１１の上に、電
界効果トランジスタ１２とスタックドキャパシタ１３が
設けられている。電界効果トランジスタ１２は、分離酸
化膜１８によって分離された、活性領域２２内に形成さ
れる。電界効果トランジスタ１２は、ゲート酸化膜１４
を介して、半導体基板１１上に設けられたゲート電極（
ワード線）１５ａと、半導体基板１１の主表面に設けら
れたｎ十型不純物領域１６ａ．１６ｂ （ソースまたは
ドレイン領域）とを含む。一方、スタックドキャパシタ
１３は、電界効果トランジスタ１２のソースまたはドレ
イン領域（ｎ＋型不純物領域１６ｂ）に接し、かつ層間
絶縁膜１７を介して電界効果トランジスタ１２のゲート
電極１５ａ上および隣接ワード線１５ｂ上に延びて存在
するストレージノード１９と、ストレージノード１９上
に設けられたキャパシタ絶縁膜２０と、キャパシタ絶縁
膜２０の上に設けられたセルプレート電極２１と、を含
んでいる。層間絶縁膜１７の上には、上方に突出する上
方突出部材３５が設けられている。
界効果トランジスタ１２とスタックドキャパシタ１３が
設けられている。電界効果トランジスタ１２は、分離酸
化膜１８によって分離された、活性領域２２内に形成さ
れる。電界効果トランジスタ１２は、ゲート酸化膜１４
を介して、半導体基板１１上に設けられたゲート電極（
ワード線）１５ａと、半導体基板１１の主表面に設けら
れたｎ十型不純物領域１６ａ．１６ｂ （ソースまたは
ドレイン領域）とを含む。一方、スタックドキャパシタ
１３は、電界効果トランジスタ１２のソースまたはドレ
イン領域（ｎ＋型不純物領域１６ｂ）に接し、かつ層間
絶縁膜１７を介して電界効果トランジスタ１２のゲート
電極１５ａ上および隣接ワード線１５ｂ上に延びて存在
するストレージノード１９と、ストレージノード１９上
に設けられたキャパシタ絶縁膜２０と、キャパシタ絶縁
膜２０の上に設けられたセルプレート電極２１と、を含
んでいる。層間絶縁膜１７の上には、上方に突出する上
方突出部材３５が設けられている。
ストレージノード１９は、この上方突出部材３５を覆う
ように設けられている。これによって、ストレージノー
ド１９の表面に凹凸が形成され、ストレージノード１９
の表面積は大きくされる。上方突出部材３５はリング形
状のものである。このリング形状の上方突出部材３５は
、電界効果トランジスタ１２のゲート電極１５ａ上の層
間絶縁膜１７の上および隣接ワード線１５ｂ上の層間絶
縁膜１７の上にまたがるように設けられている。
ように設けられている。これによって、ストレージノー
ド１９の表面に凹凸が形成され、ストレージノード１９
の表面積は大きくされる。上方突出部材３５はリング形
状のものである。このリング形状の上方突出部材３５は
、電界効果トランジスタ１２のゲート電極１５ａ上の層
間絶縁膜１７の上および隣接ワード線１５ｂ上の層間絶
縁膜１７の上にまたがるように設けられている。
また、ストレージノード１９の、電界効果トランジスタ
のソースまたはドレイン領域（ｎ十型不純物領域１６ｂ
）との接触部分は、半導体基板１１内に埋込まれている
。ストレージノード１９の一部が、このように半導体基
板１１内に埋込まれることによって、ストレージノード
１９の表面積は一層大きくなる。
のソースまたはドレイン領域（ｎ十型不純物領域１６ｂ
）との接触部分は、半導体基板１１内に埋込まれている
。ストレージノード１９の一部が、このように半導体基
板１１内に埋込まれることによって、ストレージノード
１９の表面積は一層大きくなる。
実施例に係る半導体記憶装置によれば、上述のようにし
てストレージノード１９の表面積が大きくされており、
メモリ容量が拡大されている。それゆえに、そこに蓄え
られて電荷量も大きくなる。
てストレージノード１９の表面積が大きくされており、
メモリ容量が拡大されている。それゆえに、そこに蓄え
られて電荷量も大きくなる。
したがって、より微細化されたスタックドキャパシタ型
半導体記憶装置に本実施例を適用すると、ソフトエラー
の発生が抑制されるという効果を奏する。また、動作マ
ージンの劣化を防止することができるようになる。
半導体記憶装置に本実施例を適用すると、ソフトエラー
の発生が抑制されるという効果を奏する。また、動作マ
ージンの劣化を防止することができるようになる。
なお、上記実施例では、上方突出部材３５としてリング
形状のものを例示したが、この発明はこれに限られるも
のでなく、ストレージノード１９の表面積を大きくでき
さえすれば、いかなる形状のものであってもよい。
形状のものを例示したが、この発明はこれに限られるも
のでなく、ストレージノード１９の表面積を大きくでき
さえすれば、いかなる形状のものであってもよい。
次に、第１図および第２図に示す、本発明のー実施例に
係る、スタックドキャパシタを備えた半導体記憶装置の
製造方法を説明する。
係る、スタックドキャパシタを備えた半導体記憶装置の
製造方法を説明する。
第３Ａ図〜第３Ｓ図は、第１図および第２図に示す、ス
タックドキャパシタを備えた半導体記憶装置の製造工程
を断面図で示したものである。
タックドキャパシタを備えた半導体記憶装置の製造工程
を断面図で示したものである。
第３Ａ図から第３１図までに示す工程は、第８Ａ図から
第８１図までに示す従来の工程と同じであるので、同一
または相当する部分には同一の参照番号を付し、その説
明を繰返さない。
第８１図までに示す従来の工程と同じであるので、同一
または相当する部分には同一の参照番号を付し、その説
明を繰返さない。
第３１図を参照して、エッチングされたＳｉ０２膜２９
（第２の絶縁Ｍ）を覆うように、かつ露出したソース領
域またはドレイン領域（ｎ＋型不純物領域１６ｂ）の表
面に接触するように、半導体基板１１の表面全面に、ス
トレージノードの表面に凹凸を形成するための先駆体と
なる、材料層３６を形成する。材料層３６はポリシリコ
ンを用いて、ＣｖＤ法により形成される。
（第２の絶縁Ｍ）を覆うように、かつ露出したソース領
域またはドレイン領域（ｎ＋型不純物領域１６ｂ）の表
面に接触するように、半導体基板１１の表面全面に、ス
トレージノードの表面に凹凸を形成するための先駆体と
なる、材料層３６を形成する。材料層３６はポリシリコ
ンを用いて、ＣｖＤ法により形成される。
次に、第３Ｋ図を参照して、材料層３６の上にフォトレ
ジスト３７を形成する。その後、フォトレジスト３７に
リング状の光のスポットが当たるように、マスク３８を
用いて、フォトレジスト３７に向けて光３９を照射する
。
ジスト３７を形成する。その後、フォトレジスト３７に
リング状の光のスポットが当たるように、マスク３８を
用いて、フォトレジスト３７に向けて光３９を照射する
。
次に、第３Ｌ図を参照して、現像を行なうと、フォトレ
ジスト３７の一部が、リング状となって、材料層３６の
上に残される。
ジスト３７の一部が、リング状となって、材料層３６の
上に残される。
次に、第３Ｍ図を参照して、フォトレジスト３７をマス
クにして、表Ｉに示す条件で、ＥＣＲ（ＥＩｅｅｔｒｏ
ｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ）エッチ
ング（ＥＣＲ／ＲＩＥエッチング）を行なう。エッチン
グは２段階で行なわれる。
クにして、表Ｉに示す条件で、ＥＣＲ（ＥＩｅｅｔｒｏ
ｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ）エッチ
ング（ＥＣＲ／ＲＩＥエッチング）を行なう。エッチン
グは２段階で行なわれる。
表Ｉ
なお、表Ｉに示す条件は好ましい条件の一例であり、必
要に応じ、適宜変更することができる。
要に応じ、適宜変更することができる。
このエッチング条件により、第３Ｌ図および第３Ｍ図を
参照して、材料層３６の一部は、上方突出部材３５とし
て、層間絶縁膜２９の上にリング状に残される。同時に
、半導体基板１１の、電界効果トランジスタ１２のソー
ス領域またはドレイン領域（ｎ十型不純物領域１６ｂ）
の表面がえぐり取られる。
参照して、材料層３６の一部は、上方突出部材３５とし
て、層間絶縁膜２９の上にリング状に残される。同時に
、半導体基板１１の、電界効果トランジスタ１２のソー
ス領域またはドレイン領域（ｎ十型不純物領域１６ｂ）
の表面がえぐり取られる。
次に、第３Ｍ図および第３Ｎ図を参照して、フォトレジ
スト３７を除去し、半導体基板１１の表面に向けて、リ
ン等のｎ型不純物イオン４０を注入する。このイオン注
入により、ｎ＋型不純物領域１６ｂにｎ型不純物イオン
が補充される。
スト３７を除去し、半導体基板１１の表面に向けて、リ
ン等のｎ型不純物イオン４０を注入する。このイオン注
入により、ｎ＋型不純物領域１６ｂにｎ型不純物イオン
が補充される。
次に、第３０図を参照して、上方突出部材３５を覆うよ
うに、かつ、半導体基板１１の、ｎ＋型不純物領域１６
ｂのえぐり取られた部分を埋めるように、半導体基板１
１の表面全面に、第２の導電体の膜であるポリシリコン
層３０をＣＶＤ法により推積する。
うに、かつ、半導体基板１１の、ｎ＋型不純物領域１６
ｂのえぐり取られた部分を埋めるように、半導体基板１
１の表面全面に、第２の導電体の膜であるポリシリコン
層３０をＣＶＤ法により推積する。
次に、第３Ｐ図を参照して、ポリシリコン層３Ｏを所定
の形状にバターニングすることによって、ストレージノ
ード１９を形成する。
の形状にバターニングすることによって、ストレージノ
ード１９を形成する。
次に、第３Ｑ図を参照して、ストレージノード１９を含
む半導体基板１１の表面全面に、Ｓｉ，Ｎ４の薄膜を形
成する。その後、このＳｉ，Ｎ，の薄膜を酸化すること
によって、キャパシタ絶縁膜となるべきＳｉ，Ｎ４の酸
化膜３１が形成される。次に、半導体基板１１の表面全
面に、セルプレート電極となるべき、第３の導電体膜で
あるポリシリコン膜３２（ドープドボリシリコンであっ
てもよい）をＣＶＤ法により堆積する。
む半導体基板１１の表面全面に、Ｓｉ，Ｎ４の薄膜を形
成する。その後、このＳｉ，Ｎ，の薄膜を酸化すること
によって、キャパシタ絶縁膜となるべきＳｉ，Ｎ４の酸
化膜３１が形成される。次に、半導体基板１１の表面全
面に、セルプレート電極となるべき、第３の導電体膜で
あるポリシリコン膜３２（ドープドボリシリコンであっ
てもよい）をＣＶＤ法により堆積する。
次に、第３Ｑ図および第３Ｒ図を参照して、Ｓｉ３Ｎ４
の酸化膜３１とポリシリコン膜３２を所定の形状にパタ
ーニングすることによって、キャパシタ絶縁膜２０とセ
ルプレート電極２１が形成される。なお、第３Ｒ図は、
第２図に相当する断面図である。
の酸化膜３１とポリシリコン膜３２を所定の形状にパタ
ーニングすることによって、キャパシタ絶縁膜２０とセ
ルプレート電極２１が形成される。なお、第３Ｒ図は、
第２図に相当する断面図である。
次に、第３Ｓ図を参照して、セルプレート電極２１を含
む半導体基板１１の表面全面に層間絶縁膜３ ３ （Ｓ
ｉ ０２ ）をＣＶＤ法により堆積する。
む半導体基板１１の表面全面に層間絶縁膜３ ３ （Ｓ
ｉ ０２ ）をＣＶＤ法により堆積する。
その後、層間絶縁膜３３に、ｎ＋型不純物領域１６ａの
表面を露出させるための、コンタクトホール３３ａを形
成する。次に、コンタクトホール３３を埋めるように、
半導体基板１１の表面全面にビット線となるべきポリシ
リコンをＣＶＤ法により堆積し、引き続きタングステン
シリサイド層をスバッタ法により堆積する。これらをビ
ット線形状にバターニングすると、ビット線３４が得ら
れる。
表面を露出させるための、コンタクトホール３３ａを形
成する。次に、コンタクトホール３３を埋めるように、
半導体基板１１の表面全面にビット線となるべきポリシ
リコンをＣＶＤ法により堆積し、引き続きタングステン
シリサイド層をスバッタ法により堆積する。これらをビ
ット線形状にバターニングすると、ビット線３４が得ら
れる。
この実施例によれば、第３Ｍ図を参照して、リング形状
の上方突出部材３５を形成するという工程を、従来の製
造工程に追加するだけで、ストレージノードの表面積を
増大させることができる。
の上方突出部材３５を形成するという工程を、従来の製
造工程に追加するだけで、ストレージノードの表面積を
増大させることができる。
なお、上記実施例では、リング形状の上方突出部材３５
を例示したが、第３Ｋ図を参照して、フォトマスク３８
のパターン形状を種々変化させることによって、様々な
形状の上方突出部材３５が形成され得る。
を例示したが、第３Ｋ図を参照して、フォトマスク３８
のパターン形状を種々変化させることによって、様々な
形状の上方突出部材３５が形成され得る。
以上、本発明を要約すると次のとおりである。
（１） 特許請求の範囲第１項に記載のものにおいて、
前記層間絶縁膜上に設けられた上方に突出する上方突出
部材をさらに備え、前記ストレージノードが前記上方突
出部材を覆うように設けられ、それによって、前記スト
レージノードの表面が凹凸状に形成されている。
前記層間絶縁膜上に設けられた上方に突出する上方突出
部材をさらに備え、前記ストレージノードが前記上方突
出部材を覆うように設けられ、それによって、前記スト
レージノードの表面が凹凸状に形成されている。
（２） 上記第１項に記載のものであって、前記上方突
出部材はリング形状を有し、かつ前記電界効果トランジ
スタのゲート電極上の層間絶縁膜の上および前記隣接ワ
ード線上の層間絶縁膜の上にまたがるように設けられて
いる。
出部材はリング形状を有し、かつ前記電界効果トランジ
スタのゲート電極上の層間絶縁膜の上および前記隣接ワ
ード線上の層間絶縁膜の上にまたがるように設けられて
いる。
（３） 特許請求の範囲第１項に記載のものであって、
前記電界効果トランジスタのソースまたはドレイン領域
は、半導体基板の主表面に形成されており、前記ストレ
ージノードの、前記電光効果トランジスタのソースまた
はドレイン領域との接触部分は前記半導体基板内に埋込
まれている。
前記電界効果トランジスタのソースまたはドレイン領域
は、半導体基板の主表面に形成されており、前記ストレ
ージノードの、前記電光効果トランジスタのソースまた
はドレイン領域との接触部分は前記半導体基板内に埋込
まれている。
（４） 上記第１項に記載ものであって、前記上方突出
部材はポリシリコンで形成される。
部材はポリシリコンで形成される。
（５） 特許請求の範囲第２項に記載の方法であって、
さらに、 前記半導体基板の、前記トランジスタのソース領域また
はドレイン領域のえぐり取られた部分に向けて、前記半
導体基板と反対の導電型の不純物イオンを注入する工程
と、 前記上方突出部材を覆うように、かつ前記半導体基板の
、前記トランジスタのソース領域またはドレイン領域の
えぐり取られた部分を埋めるように、前記半導体基板の
表面全面に第２の導電体の膜を形成する工程と、 前記第２の導電体の膜を所定のストレージノード形状に
バターニングする工程と、 バターニングされた前記第２の導電体膜を覆うように、
前記半導体基板の表面全面に所定の形状のキャパシタ絶
縁膜を形成する工程と、前記キャパシタ絶縁膜の上に、
セルプレート電極となるべき所定の形状の第３の導電体
膜を形成する工程と、を備える。
さらに、 前記半導体基板の、前記トランジスタのソース領域また
はドレイン領域のえぐり取られた部分に向けて、前記半
導体基板と反対の導電型の不純物イオンを注入する工程
と、 前記上方突出部材を覆うように、かつ前記半導体基板の
、前記トランジスタのソース領域またはドレイン領域の
えぐり取られた部分を埋めるように、前記半導体基板の
表面全面に第２の導電体の膜を形成する工程と、 前記第２の導電体の膜を所定のストレージノード形状に
バターニングする工程と、 バターニングされた前記第２の導電体膜を覆うように、
前記半導体基板の表面全面に所定の形状のキャパシタ絶
縁膜を形成する工程と、前記キャパシタ絶縁膜の上に、
セルプレート電極となるべき所定の形状の第３の導電体
膜を形成する工程と、を備える。
（６） 特許請求の範囲第２項に記載の方法であって、
前記材料層のエッチングは、該材料層の一部が前記層間
絶縁膜の上にリング状に残される？うに、行なわれる。
前記材料層のエッチングは、該材料層の一部が前記層間
絶縁膜の上にリング状に残される？うに、行なわれる。
（７） 特許請求の範囲第２項に記載の方法であって、
前記半導体基板はシリコン基板であり、前記材料層はポ
リシリコンで形成され、前記第２の絶縁膜はＳｉＯ■で
形成される。
前記半導体基板はシリコン基板であり、前記材料層はポ
リシリコンで形成され、前記第２の絶縁膜はＳｉＯ■で
形成される。
（８） 特許請求の範囲第２項に記載の方法であって、
前記第１の導電体はポリシリコンを含む。
前記第１の導電体はポリシリコンを含む。
（９） 上記第５項に記載の方法であって、前記第２の
導電体はポリシリコンを含む。
導電体はポリシリコンを含む。
（１０） 上記第５項に記載の方法であって、前記第３
の導電体はポリシリコンを含む。
の導電体はポリシリコンを含む。
［発明の効果］
以上説明したとおり、この発明の第１の局面に従う半導
体記憶装置によれば、ストレージノードの表面が凹凸状
に形成され、それによって該ストレージノードの表面積
が大きくされているので、メモリ容量が増大する。した
がって、より微細化されたスタックドキャパシタ型半導
体記憶装置に本発明を適用すると、ソフトエラーの発生
が抑制されるという効果を奏する。また、動作マージン
の劣化が防止される。
体記憶装置によれば、ストレージノードの表面が凹凸状
に形成され、それによって該ストレージノードの表面積
が大きくされているので、メモリ容量が増大する。した
がって、より微細化されたスタックドキャパシタ型半導
体記憶装置に本発明を適用すると、ソフトエラーの発生
が抑制されるという効果を奏する。また、動作マージン
の劣化が防止される。
この発明の第２の局面に従う半導体記憶装置の製造方法
によれば、層間絶縁膜とストレージノードの間に上方突
出部材を形成するという工程を、従来の製造工程に追加
す゛るだけで、ストレージノードの表面積を増大させる
ことができる。その結果、メモリ容量が増大した、スタ
ックドキャパシタ型半導体記憶装置を容易に得ることが
できるという効果を奏する。
によれば、層間絶縁膜とストレージノードの間に上方突
出部材を形成するという工程を、従来の製造工程に追加
す゛るだけで、ストレージノードの表面積を増大させる
ことができる。その結果、メモリ容量が増大した、スタ
ックドキャパシタ型半導体記憶装置を容易に得ることが
できるという効果を奏する。
第１図は、本発明の一実施例に係る、スタックドキャパ
シタを備えた半導体記憶装置の主要部の平面図である。 第２図は、第１図における■−■線に沿う断面図である
。 第３Ａ図〜第３Ｓ図は、第２図に示す、スタックドキャ
パシタ型半導体記憶装置の製造工程を断面図で示したも
のである。 第４図は、一般のＲＡＭの構成の一例を示すブロック図
である。 第５図は、メモリセルの書込／読出動作を説明するため
に示されたダイナミック型メモリセルの等価回路図であ
る。 第６図は、従来のスタックドキャパシタを備えた半導体
記憶装置の主要部の平面図である。 第７図は、第６図における■一■線に沿う断面図である
。 第８Ａ図〜第８Ｎ図は、従来の、スタックドキャパシタ
を備えた半導体記憶装置の製造工程を断面図で示したも
のである。 図において、９はワード線、１０はビット線、１２は電
界効果トランジスタ、１３はスタックドキャパシタ、１
５ａはゲート電極、１５ｂは隣接ワード線、１６ａ，１
６ｂはｎ＋型不純物領域、１９はストレージノード、２
０はキャパシタ絶縁膜、２１はセルプレート電極、３５
は上方突出部材である。 なお、各図中、同一符号は同一または相当部分を示す。 渠６図 萬４図 第５図
シタを備えた半導体記憶装置の主要部の平面図である。 第２図は、第１図における■−■線に沿う断面図である
。 第３Ａ図〜第３Ｓ図は、第２図に示す、スタックドキャ
パシタ型半導体記憶装置の製造工程を断面図で示したも
のである。 第４図は、一般のＲＡＭの構成の一例を示すブロック図
である。 第５図は、メモリセルの書込／読出動作を説明するため
に示されたダイナミック型メモリセルの等価回路図であ
る。 第６図は、従来のスタックドキャパシタを備えた半導体
記憶装置の主要部の平面図である。 第７図は、第６図における■一■線に沿う断面図である
。 第８Ａ図〜第８Ｎ図は、従来の、スタックドキャパシタ
を備えた半導体記憶装置の製造工程を断面図で示したも
のである。 図において、９はワード線、１０はビット線、１２は電
界効果トランジスタ、１３はスタックドキャパシタ、１
５ａはゲート電極、１５ｂは隣接ワード線、１６ａ，１
６ｂはｎ＋型不純物領域、１９はストレージノード、２
０はキャパシタ絶縁膜、２１はセルプレート電極、３５
は上方突出部材である。 なお、各図中、同一符号は同一または相当部分を示す。 渠６図 萬４図 第５図
Claims (2)
- （１）複数のワード線と、 前記複数のワード線と交差するように配置された複数の
ビット線と、 前記ワード線と前記ビット線の交差部に設けられた１ト
ランジスタ・１キャパシタ型メモリセルと、を備え、 前記メモリセルのキャパシタは、 前記メモリセルのトランジスタのソースまたはドレイン
領域に接し、かつ層間絶縁膜を介して前記トランジスタ
のゲート電極上および隣接ワード線上に延びて存在する
ストレージノードと、前記ストレージノード上に設けら
れたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜の上に設けられたセルプレート電
極と、を含み、 前記ストレージノードの表面には凹凸が形成されており
、それによって、前記ストレージノードの表面積が大き
くされている、半導体記憶装置。 - （２）ストレージノードの表面に凹凸を形成することに
よって、１トランジスタ・１スタックドキャパシタセル
のメモリ容量を拡大させた、半導体記憶装置の製造方法
であって、 或る導電型の半導体基板上に第１の導電体膜を形成する
工程と、 前記第１の導電体膜の上に第１の絶縁膜を形成する工程
と、 前記第１の導電体膜および前記第１の絶縁膜をワード線
線形状にパターニングする工程と、前記半導体基板の主
表面に自己整合的にトランジスタのソース領域またはド
レイン領域を形成するために、前記半導体基板と反対の
導電型の不純物イオンを前記半導体基板の表面に向けて
イオン注入する工程と、 ワード線形状にパターニングされた前記第１の絶縁膜を
含む前記半導体基板の表面全面に、第２の絶縁膜を形成
する工程と、 前記半導体基板の、前記トランジスタのソース領域また
はドレイン領域の表面を露出させるように、前記第２の
絶縁膜をエッチングする工程と、エッチングされた前記
第２の絶縁膜を覆うように、かつ露出した前記ソース領
域またはドレイン領域の表面に接触するように、前記半
導体基板の表面全面に、前記ストレージノードの表面に
凹凸を形成するための先駆体となる材料層を形成する工
程と、 前記材料層の一部が、上方に突出する上方突出部材とし
て、前記第２の絶縁膜の上に残るように、かつ、前記半
導体基板の、前記トランジスタのソース領域またはドレ
イン領域の表面がえぐり取られるように、前記材料層を
エッチングする工程と、を備えた、半導体記憶装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242995A JPH03104273A (ja) | 1989-09-19 | 1989-09-19 | 半導体記憶装置およびその製造方法 |
| US07/583,983 US5172201A (en) | 1989-09-19 | 1990-09-18 | Semiconductor memory device with increased capacitance of capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242995A JPH03104273A (ja) | 1989-09-19 | 1989-09-19 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104273A true JPH03104273A (ja) | 1991-05-01 |
Family
ID=17097328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242995A Pending JPH03104273A (ja) | 1989-09-19 | 1989-09-19 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5172201A (ja) |
| JP (1) | JPH03104273A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4131078A1 (de) * | 1990-11-19 | 1992-05-21 | Micron Technology Inc | Kondensatorstrukturen fuer dram-zellen |
| US6002149A (en) * | 1990-11-19 | 1999-12-14 | Micron Technology, Inc. | Capacitor structures for memory cells |
| KR960005246B1 (ko) * | 1992-10-21 | 1996-04-23 | 현대전자산업주식회사 | 캐패시터의 저장전극 제조방법 |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| JPH07202017A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5751019A (en) * | 1994-12-06 | 1998-05-12 | Varian Associates, Inc. | Method and structure for reducing short circuits between overlapping conductors |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| TW308729B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (3) |
| TW306036B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 2) |
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
| US5739060A (en) * | 1996-08-16 | 1998-04-14 | United Microelecrtronics Corporation | Method of fabricating a capacitor structure for a semiconductor memory device |
| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
| TW366592B (en) * | 1996-08-16 | 1999-08-11 | United Microelectronics Corp | DRAM memory and the manufacturing method for the memory cells |
| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| TW306064B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 6) |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| US5744833A (en) * | 1996-08-16 | 1998-04-28 | United Microelectronics Corporation | Semiconductor memory device having tree-type capacitor |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| TW312829B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Semiconductor memory device with capacitor(6) |
| TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
| TW304288B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
| TW308727B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
| TW312828B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(5) |
| DE19733736A1 (de) * | 1997-08-04 | 1999-02-25 | Siemens Ag | Integrierte elektrische Schaltung |
| TW396646B (en) * | 1997-09-11 | 2000-07-01 | Lg Semicon Co Ltd | Manufacturing method of semiconductor devices |
| GB2333894B (en) * | 1998-01-23 | 2002-11-20 | Mitel Corp | Method of fabricating capacitors in semiconductor devices |
| US6689643B2 (en) * | 2002-04-25 | 2004-02-10 | Chartered Semiconductor Manufacturing Ltd. | Adjustable 3D capacitor |
| DE102004004584A1 (de) | 2004-01-29 | 2005-08-25 | Infineon Technologies Ag | Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren |
| IT201700108913A1 (it) * | 2017-09-28 | 2019-03-28 | St Microelectronics Srl | Condensatore per alte tensioni, sistema includente il condensatore e metodo di fabbricazione del condensatore |
| US10916622B2 (en) | 2017-09-28 | 2021-02-09 | Stmicroelectronics S.R.L. | High-voltage capacitor, system including the capacitor and method for manufacturing the capacitor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| US4951175A (en) * | 1988-05-18 | 1990-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof |
-
1989
- 1989-09-19 JP JP1242995A patent/JPH03104273A/ja active Pending
-
1990
- 1990-09-18 US US07/583,983 patent/US5172201A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5172201A (en) | 1992-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03104273A (ja) | 半導体記憶装置およびその製造方法 | |
| US4894695A (en) | Semiconductor device with no stress generated at the trench corner portion and the method for making the same | |
| US6977404B2 (en) | Trench DRAM with double-gated transistor and method of manufacturing the same | |
| JP3797747B2 (ja) | 半導体メモリ素子の緩衝パッド形成方法 | |
| JP2802455B2 (ja) | 半導体装置およびその製造方法 | |
| JP2005175090A (ja) | 半導体メモリ装置及びその製造方法 | |
| JP2005158952A (ja) | 半導体装置及びその製造方法 | |
| JPH11186412A (ja) | 半導体装置及びその製造方法 | |
| JP3902831B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US20050158951A1 (en) | Methods of fabricating semiconductor memory devices including different dielectric layers for the cell transistors and refresh transistors thereof | |
| US5272103A (en) | DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof | |
| JPH11177089A (ja) | 半導体装置の製造方法 | |
| US4891327A (en) | Method for manufacturing field effect transistor | |
| JP3261435B2 (ja) | 周辺回路内にトランジスタを形成する方法 | |
| KR100333058B1 (ko) | 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조 | |
| US6181014B1 (en) | Integrated circuit memory devices having highly integrated SOI memory cells therein | |
| JPH01124234A (ja) | 分離酸化膜を有する半導体装置およびその製造方法 | |
| JPH01143254A (ja) | 半導体記憶装置 | |
| US5300444A (en) | Method of manufacturing a semiconductor device having a stacked structure formed of polycrystalline silicon film and silicon oxide film | |
| US6864179B2 (en) | Semiconductor memory device having COB structure and method of fabricating the same | |
| JP3489090B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0529571A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3361377B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1126711A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6545307B2 (en) | Structure of a DRAM and a manufacturing process therefor |