JPH0618257B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH0618257B2
JPH0618257B2 JP59086635A JP8663584A JPH0618257B2 JP H0618257 B2 JPH0618257 B2 JP H0618257B2 JP 59086635 A JP59086635 A JP 59086635A JP 8663584 A JP8663584 A JP 8663584A JP H0618257 B2 JPH0618257 B2 JP H0618257B2
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Description

【発明の詳細な説明】 (a). 発明の技術分野 本発明はＭＯＳ（広くはＭＩＳ）形ダイナミック半導体
記憶装置の製造方法に係り、特にスタックドキャパシタ
形メモリセルを有するフォルデッド・ビット線方式のダ
イナミック型半導体記憶装置の製造方法の改良に関す
る。
(b). 技術の背景 今日まで、ＭＯＳ形ダイナミック半導体記憶装置のメモ
リセルとしては１トランジスタ１キャパシタ形が主流で
あり、各素子のサイズを縮小することによって高集積
化、大容量化がはかられてきた。然し単純にメモリセル
のサイズを縮小した場合、キャパシタの面積も縮小され
てその容量が減少するので、α線によるソフトエラーの
発生率が高まると共に、トランジスタのチャネル長も短
くなりホットエレクトロン若しくはホットホールの問題
も顕著になる。そこで１トランジスタ１キャパシタ形メ
モリセルの構造を改良してキャパシタの容量を大きくし
たスタックドキャパシタ形メモリセルが提案されている
（参照：電気通信学会技術研究報告書，SSD80-30,1980
年７月）。
ダイナミック型のＭＯＳメモリセルは普通各列毎に一対
のビット線をもうけて、選択セルのビット線と反対側の
ビット線に参照電位を発生させるようにし、ビット線対
間に生ずる電位の差をセンスアンプによって差動増幅す
ることによって、主たるビット線上のセルに書き込まれ
た情報が読出される構成になっている。
このダイナミック型メモリセルの回路構成には、オープ
ン・ビット線方式とフォルデッド・ビット線方式との二
種類がある。オープン・ビット線とは上記一対のビット
線がセンスアンプの両側に別々に配置されたもので、フ
ォルデッド・ビット線とは一対のビット線がセンスアン
プの片側に配置され折り返し構造になったものである。
フォルデッド・ビット線は、オープン・ビット線に比べ
てノイズに強い性質を持っている。これは折り返し構造
なるが故に同じワード線からのノイズ信号が主たるビッ
ト線とダミービット線の両方に載って相殺されることに
よる。
本発明は、上記フォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置の製造方法に関するものである。
(c). 従来技術と問題点 第１図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式の半導体記憶装置の
要部を示す模式平面図(a)及びそのＡ−Ａ矢視断面図(b)
である。同図において、１は例えばｐ型シリコン基板、
２はフィールド酸化膜、３，４はソース若しくはドレイ
ンとなる第１，第２のｎ+ 型拡散領域、５はゲート酸化
膜、6a,6b,6c,6dは第１の導電層例えば１層目の多結晶
シリコン層PAよりなる第１，第２，第３，第４のワード
線、７は第１の絶縁膜、8a,8bは第２の導電層例えば２
層目の多結晶シリコン層PBよりなるキャパシタ電極、９
は誘電体膜となる第２の絶縁膜、10は第３の導電層例え
ば３層目の多結晶シリコン層PCよりなる対向電極、11は
燐珪酸ガラス（ＰＳＧ）等よりなる層間絶縁膜、12はコ
ンタクト窓、13a,13b はアルミニウム等よりなるビット
線、Tr1,Tr2 はトランスファトランジスタ、C1,C2,C3は
スタックドキャパシタをあらわしている。
又第２図は同半導体記憶装置の等価回路図で、図中WLは
上記6a〜6d等に対応するワード線、Trはトランスファト
ランジスタ、Ｃはスタックドキャパシ、BL0,▲▼０
は上記13a,13b 等に対応するビット線、Ｅ０は上記8a,8
b 等に対応するキャパシタ電極、Ｅ１は上記10に対応す
る対向電極である。
第１図から明らかなように、該半導体記憶装置に配設さ
れるスタックドキャパシタ型のメモリセルにおいては、
キャパシタが隣接するワード線の上部領域の空きスペー
スを利用して広い面積で形成されるので、メモリセルが
高密度高集積化された際にも比較的大きなキャパシタ容
量が得られ、一方トランスファトランジスタのゲート長
を極端に短くする必要もなくなり、これによって該メモ
リ素子のα線やホットエレクトロン，ホットホールによ
る障害が防止される。
しかしながら同図に見るように、従来のスタックドキャ
パシタ型メモリセルにおいては、トランスファトランジ
スタのソース（読み出し時）或いはドレイン（書き込み
時）となる第２のｎ+ 型拡散領域４とビット線13（ａ，
ｂ）との接続は、該拡散領域上の第４の絶縁膜10にマス
ク整合させて形成したコンタクト窓12を介してなされ
る。そのため従来の構造においては、該マスク合わせの
誤差及び厚い層間絶縁膜10にコンタクト窓12を形成する
際のサイドエッチングによる拡がりによって、ビット線
（13a，13b，等）とワード線（６ａ，６ｂ，６ｃ，６ｄ
等）との間の絶縁が損なわれるのを回避するために、該
拡散領域４の長さ即ち該拡散領域４を共有するトランス
ファトランジスタの１層目の多結晶シリコン層PAで形成
されるワード線例えば６ａ，６ｂ間の間隔を広く確保す
る必要があり、このことがメモリセルを更に高集積化す
る際の妨げとなっていた。
(d). 発明の目的 本発明は上記従来構造の欠点を除去し、スタックドキャ
パシタ型メモリセルが配設されたフォルデッド・ビット
線方式のダイナミック型半導体記憶装置を更に高密度高
集積化する目的でなされたものであり、この目的は該メ
モリセルにおけるビット線に接続される拡散領域の該ビ
ット線とのコンタクト部をワード線にセルフアラインで
形成することが可能な、下記本発明の構造によって達成
される。
(e). 発明の構成 すなわち、本発明は、基板上にワード線及びメモリセル
を構成するトランジスタのゲートとなる第１の導電層を
形成する工程と、次いで、該ワード線または該ゲート電
極を覆う第１の絶縁膜を形成する工程と、次いで、該ト
ランジスタを構成する一方の拡散領域と電気的に接続す
る蓄積電極と、該トランジスタの他方の拡散領域と電気
的に接続し、且つ該トランジスタのゲート上と該他方の
拡散領域を介して隣接する他のトランジスタのゲート上
に、該第１の絶縁膜を介して延在する島状の導電層とか
らなる第２の導電層を形成する工程と、次いで、該蓄積
電極と該島状の導電層とを覆う第２の絶縁膜を形成する
工程と、次いで、該第２の絶縁膜を介して該蓄積電極を
覆う対向電極となる第３の導電層を形成する工程と、次
いで、該島状の導電層上の該第２の絶縁膜及び該第３の
導電層を覆う第３の絶縁膜を形成する工程と、次いで、
該島状の導電層上の該第３の絶縁膜及び第２の絶縁膜を
選択的に除去し、該島状の導電層に達する開口部を形成
する工程と、次いで、該島状の導電層を介して該他方の
拡散領域に抵抗性接続する該ビット線となる第４の導電
層を形成する工程とを有することを特徴とする。
(f). 発明の実施例 以下本発明の実施例について、図を用いて詳細に説明す
る。
第３図は本発明の半導体記憶装置の一実施例における要
部を示す模式上面図(a)及びそのＡ−Ａ矢視模式断面図
(b)、第４図(a)〜(h)はその製造方法を示す模式工程断
面図で、第５図(a)〜(f)は同周辺素子部の模式工程断面
図である。
本発明を適用したスタックドキャパシタ形メモリセル
は、例えば第３図(a)及び(b)に示すような構造を有して
なっている。
同図において、21は例えばｐ型シリコン基板、22はフィ
ールド酸化膜、23はキャパシタに接触する第１のｎ+ 型
拡散領域、24はビット線が接続される第２のｎ+ 型拡散
領域、25は通常の厚さを有するゲート酸化膜、26a,26b,
26c,26dは第１の導電層即ち例えば厚さ4000〜5000Å程
度の導電性（ｎ+ 型）を有する１層目の多結晶シリコン
層PAよりなるワード線（ゲート電極としても機能す
る）、27は厚さ2000Å程度の例えば酸化シリコン(SiO2)
或いは窒化シリコン(Si3N4)等よりなる第１の絶縁膜、2
8は第２の導電層即ち厚さ例えば2000Å程度の導電性
（ｎ+ 型）を有する２層目の多結晶シリコン層PBよりな
るキャパシタ電極、29は同じ２層目の多結晶シリコン層
PBよりなり第２の拡散領域に直に接する島状導電層パタ
ーン、30は誘電体膜として機能する厚さ200 〜300 Å程
度のSiO2或いは窒化シリンコン(Si3N3)等よりなる第３
の絶縁膜、31は第３の導電層即ち厚さ例えば2000Å程度
の導電性を有する第３の多結晶シリコン層PCよりなるキ
ャパシタの対向電極、32は燐珪酸ガラス(PSG )等よりな
る厚さ6000〜10000 Å程度の層間絶縁膜、33はコンタク
ト窓、３４はアルミニウム等よりなるビット線を示して
いる。なお上記島状導電層パターンは図示したように隣
接するワード線の上部にオーバラップさせたほうが良
い。
なお該メモリセルの等価回路は第２図に同じである。
このような構造において上記島状導電層パターン29にお
ける第２の拡散領域24に直に接する部分は、ワード線26
a,26b,26c,26d 等に対して第１の絶縁膜27を介してセル
フアラインで形成できる。又島状導電層パターン29が前
述したようにワード線の上部にオーバラップして配設さ
れるので、此の島状導電層パターン29にビット線34を接
続するために層間絶縁膜32に形成するコンタクト窓33は
多少位置がずれた場合でも、ビット線とワード線がショ
ートすることはない。これらの点から本発明の構造にお
いては、ビット線と第２の拡散領域とのコンタクトをと
るために第２の拡散領域即ちワード線間の間隔を位置合
わせ余裕をみて広くとる必要がない。
此の辺の事情を上記実施例に示したスタックドキャパシ
タ形メモリセルの製造方法について、第４図(a)〜(h)を
参照して説明する。
第４図(a)参照 所定の比抵抗を有するｐ型シリコン基板21面に通常の選
択酸化法を用いてトランスファトランジスタ形成領域41
を表出するフィールド酸化膜22を形成し、次いで熱酸化
法によりトランジスタ形成領域41上に厚さ400 〜500 Å
程度のゲート酸化膜25を形成する。
第４図(b)参照 次いで通常の化学気相成長法(CVD) 法を用い、上記基板
上に厚さ4000〜5000Å程度の第１の多結晶シリコン層PA
を形成し、次いで例えばイオン注入法によりｎ型不純物
を導入して該多結晶シリコン層をｎ+ 型となし、次いで
該多結晶シリコン層PA上に例えばCVD法により第１の絶
縁膜27の一部となる厚さ2000Å程度のSiO2膜若しくはSi
3N4 膜を形成し、次いで通常の方法でパターンニングを
行って、上部に前記第１の絶縁膜27を有するワード線26
a,26b,26c,26d 等を形成し、次いで該ワード線をマスク
にしてゲート酸化膜をエッチングしてソース及びドレイ
ンとなる拡散領域形成面42a,42b を表出する。
第４図(c)参照 次いで該基板上にCVD 法を用いて第１の絶縁膜27の残部
である厚さ2000Å程度のSiO2膜若しくはSi3N4 膜27b を
形成する。
第４図(d)参照 次いで基板面に対して垂直方向に優勢なリアクティブイ
オンエッチング法等のエッチング手段により、該基板上
の第１の絶縁膜27を全面エッチングして再びソース及び
ドレインとなる拡散領域形成面42a,42b を表出せしめ
る。此の方法によれば、前記拡散領域形成面42a,42b の
表出された時点でワード線26a,26b,26c,26d の上面及び
側面に約2000Å程度の第１の絶縁膜27が残留する。
次いで該第１の絶縁膜27を上面及び側面に有するワード
線及びフィールド酸化膜をマスクにして拡散領域形成面
42a,42b にｎ型不純物を選択的にイオン注入しソース及
びドレインとなる第１のｎ+ 型拡散領域23及び第２のｎ
+ 型拡散領域24を形成する。
第４図(e)参照 次いでCVD 法を用いて該基板上に第２の導電層即ち厚さ
2000Å程度の多結晶シリコン層PBを形成し、次いでｎ型
不純物をイオン注入して該多結晶シリコン層PBに導電性
を付与した後、該多結晶シリコン層PBのパターンニング
を行って該PBよりなり第１の拡散領域23に接し且つ隣接
するワード線上に第１の絶縁膜27を介して延在するキャ
パシタ電極28、及び同PBよりなり第２の拡散領域24に直
に接し且つワード線に第１の絶縁膜27を介して接する島
状導電層パターン２９を形成する。これによって前記２
つの電極２８、２９を同一物質で、且つ同一の工程で形
成することによってゲート電極２６ｂが微細化しても前
記つの電極２８、２９間を容易に分離することができ、
また次の工程で形成されるキャパシタ上部電極３１と島
状電極２９の間の絶縁性も容易に保たれ、高集積化に有
利である。なお該島状導電層パターン29は、前述したよ
うに隣接するワード線上にオーバラップさせることによ
って、後工程で該島状導電層パターン上の層間絶縁膜及
び第２の絶縁膜に該島状導電層パターン面を表出するコ
ンタクト窓を形成する際の位置合わせが容易になる。次
いで例えばCVD 法を用いて該キャパシタ電極の表面に厚
さ200 Å程度のSiO2若しくはSi3N4 よりなり誘電体膜と
して機能する第２の絶縁膜30を形成する。なお此の際、
島状導電層パターン29の表面及び表出する第１の絶縁膜
27上にも第２の絶縁膜30は形成される。
第４図(f)参照 次いでCVD法を用いて該基板上に第３の導電層即ち例え
ば厚さ2000Å程度の多結晶シリコン層PCを形成し、イオ
ン注入を行って該PCに導電性を付与した後、該PCのパタ
ーニングを行ってキャパシタ電極28の上部に選択的に、
第２の絶縁膜30を介して、PCよりなる対向電極３１を形
成する。この際、第２の絶縁膜３０によってキャパシタ
電極３１と島状電極２９の間の絶縁性が保たれ、高集積
化のためゲート電極２６ｂが微細化されても該２つの電
極が短絡することなしにキャパシタの下部電極となる電
極２８のゲート上に延在する端部にもキャパシタを形成
することができ、容量の増加が可能となる。
第４図(g)参照 次いで通常行われるように、CVD 法を用いて該基板上に
PSG 等よりなる8000〜10000 Å程度の層間絶縁膜32を形
成し、次いで通常のエッチング手段により該層間絶縁膜
32及び前記第２の絶縁膜30に島状導電層パターン29面を
表出するコンタクト窓33を形成する。
第４図(h)参照 次いで通常通り該基板上に蒸着或いはスパッタリング等
の方法によりアルミニウム等の配線材料膜を形成し、通
常の方法によりパターンニングを行って、前記コンタク
ト窓33において前記島状導電層パターン29を介して第２
の拡散領域24に抵抗性接続するビット線34を形成する。
そして以後図示しないが、表面保護用の絶縁膜の形成等
がなされて、本発明の特徴を有するスタックドキャパシ
タ形メモリセルが完成する。
なお上記スタックドキャパシタ形メモリセルを具備せし
める本発明の半導体記憶装置において、周辺回路部のト
ランジスタのソースおよびドレインの配線コンタクト部
は上記と同じ構造にしても良いが、その場合前記島状導
電層パターンがゲート電極上にオーバラップした形と成
るので、ゲート容量が増しトランジスタ特性が変化する
ことがある。従ってこのような現象を避けるためには、
該周辺回路のトランジスタにおけるソース，ドレイン領
域の配線コンタクト部は通常の構造にするのが好まし
い。
この場合上記製造方法において周辺トランジスタにおけ
る製造工程は第５図(a)〜(f)に示すようになる。
第５図(a)参照 ｐ型シリコン基板21上にメモリセル形成領域を表出する
フィールド酸化膜22を形成する際、同時に周辺トランジ
スタ形成領域51を表出せしめ、更に同時にゲート酸化膜
25を形成する。（第４図(a)に対応） 第５図(b)参照 該基板上に第１の多結晶シリコン層PAを形成し、次いで
該PAに導電性を付与し、次いで該PA上に第１の絶縁膜27
の一部を形成し、次いでパターンニングを行って第１の
絶縁膜27を上部に有するゲート電極25を形成する。（第
４図(b)に対応） 第５図(c)参照 該基板上に第１の絶縁膜27の残部を形成する。（第４図
(c)に対応） そして以後メモリセル形成領域における第１の絶縁膜の
全面エッチング、イオン注入（第４図(d)の工程）にお
いては、該周辺領域はカバーされ第５図(c)の状態を維
持する。
次いで、前記第４図(e)に示した工程において該周辺領
域上にもPBが被着されるが、該PBのパターンニングに際
して該周辺領域のPBは総てエッチング除去され、該周辺
領域は第５図(c)の状態を維持する。
次いで前記第４図(f)に示した工程において該周辺領域
上にもPCが被着されるが、該PCのパターンニングに際し
てがい周辺領域のPCは総てエッチング除去される、該周
辺領域は第５図(c)の状態を維持する。
第５図(d)参照 次いで前記第４図(g)の工程に入る前に、メモリセル領
域をカバーした後、該周辺領域上の第１の絶縁膜27をリ
アクティブイオンエッチング法により全面エッチングし
て周辺トランジスタのソース及びドレイン形成領域53及
び54を表出せしめ（ゲート電極54の上部及び側面には第
１の絶縁膜を残す）、次いで不純物のイオン注入を行っ
てｎ+ 型ソース領域55及びｎ+ 型ドレイン領域56を形成
する。
第５図(e)参照 次いで前記第４図(g)の工程において該周辺領域上にもP
SG 層増絶縁膜32を形成し、次いで該層間絶縁膜32に、
メモリセル領域と同時に該周辺トランジスタのソース，
ドレイン領域55,56 に対するコンタクト窓57を形成す
る。
第５図(f)参照 次いで前記第４図(h)の工程において、同時に該周辺領
域の層間絶縁膜32上にコンタクト窓57において周辺トラ
ンジスタのソース領域55及びドレイン領域56に接する配
線パターン58を形成する。
そして以後図示しないが、メモリセル領域と表面保護用
絶縁膜の形成等がなされる。
上記実施例において、ワード線（ゲート電極）を形成す
る第１の導電層，キャパシタ電極を形成する第２の導電
層，対向電極を形成する第３の導電層には共に多結晶シ
リコン層を用いたが、該導電層特にワード線を形成する
第１の導電層には、更に低いシート抵抗が得られる高融
点金属若しくその珪化物が用いられることもある。
又第１，第２の絶縁膜には、熱酸化膜を用いても良い。
なお又本発明の構造は、上記実施例と逆の導電型を有す
るスタックドキャパシタ型メモリセルにも当然適用でき
る。
(g). 発明の効果 以上詳細に説明したように、本発明の構造を有するスタ
ックドキャパシタ形メモリセルにおいては、ドレイン
（書込み時）若しくはソース（読出し時）となる拡散領
域上に、該拡散領域を共有する２本のワード線（ゲート
電極）に厚さ2000Å程度の絶縁膜を介して自己整合し、
且つこれらワード線にオーバラップして形成され、キャ
パシタ電極と同層に第２の同電層によりなる島状パター
ンが設けられ、該島状同電層パターンに対し、層間絶縁
膜のコンタクト窓を介してビット線の接続がなされる。
このため層間絶縁膜に形成するビット線のコンタクト窓
が多少位置ずれした場合にも、ビット線とワード線がシ
ョートすることはない。従って本発明の構造において
は、ビット線と拡散領域とのコンタクトをとるために拡
散領域の長さ即ちワード線間の間隔を位置合わせ余裕を
みて大きくとる必要がない。
以上の点から本発明は、スタックドキャパシタ形メモリ
セルを具備するフォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置を高密度高集積化するうえに極め
て有効である。
【図面の簡単な説明】
第１図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式のダイナミック型半
導体記憶装置の要部を示す模式平面図(a)及びそのＡ−
Ａ矢視断面図(b)、第２図は同メモリセルの等価回路
図、第３図は本発明の一実施例における要部を示す模式
上面図(a)及びそのＡ−Ａ矢視模式断面図(b)、第４図
(a)〜(h)はその製造方法を示す模式工程断面図で、第５
図(a)〜(f)は同周辺素子部の模式工程断面図である。 図において、21はｐ型シリコン基板、22はフィールド酸
化膜、23は第１のｎ+ 型拡散領域、24は第２のｎ+ 型拡
散領域、25はゲート酸化膜、26a,26b,26c,26d は第１の
導電層即ち１層目の多結晶シリコン層PAよりなるワード
線、27は第１の絶縁膜、28は第２の導電層即ち２層目の
多結晶シリコン層PBよりなるキャパシタ電極、29は同じ
２層目の多結晶シリコン層PBよりなる島状導電層パター
ン、30は誘電体膜として機能する第３の絶縁膜、31は第
３の導電層即ち第３の多結晶シリコン層PCよりなるキャ
パシタの対向電極、32は層間絶縁膜、33はコンタクト
窓、34はビット線を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 正夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐藤 公昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−209156（ＪＰ，Ａ) 特開 昭55−154762（ＪＰ，Ａ) 特開 昭53−108392（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】基板（２１）上にワード線及びメモリセル
    を構成するトランジスタのゲートとなる第１の導電層を
    形成する工程と、 次いで、該ワード線または該ゲート電極を覆う第１の絶
    縁膜（２７）を形成する工程と、 次いで、該トランジスタを構成する一方の拡散領域（２
    ８）と電気的に接続する蓄積電極（２８）と、該トラン
    ジスタの他方の拡散領域（２４）と電気的に接続し、且
    つ該トランジスタのゲート（２６ｂ）上と該他方の拡散
    領域（２４）を介して隣接する他のトランジスタのゲー
    ト（２６ａ）上に、該第１の絶縁膜（２７）を介して延
    在する島状の導電層（２９）とからなる第２の導電層を
    形成する工程と、 次いで、該蓄積電極（２８）と該島状の導電層（２９）
    とを覆う第２の絶縁膜（３０）を形成する工程と、 次いで、該第２の絶縁膜（３０）を介して該蓄積電極
    （２８）を覆う対向電極（３１）となる第３の導電層を
    形成する工程と、 次いで、該島状の導電層（２９）上の該第２の絶縁膜
    （３０）及び該第３の導電層を覆う第３の絶縁膜（３
    ２）を形成する工程と、 次いで、該島状の導電層（２９）上の該第３の絶縁膜
    （３２）及び第２の絶縁膜を選択的に除去し、該島状の
    導電層（２９）に達する開口部を形成する工程と、 次いで、該島状の導電層（２９）を介して該他方の拡散
    領域（２４）に抵抗性接続する該ビット線（３４）とな
    る第４の導電層を形成する工程とを有することを特徴と
    する半導体記憶装置の製造方法。
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