JPH03104284A - 絶縁ゲート型バイポーラトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈イ〉産業上の利用分野 本発明は絶縁ゲート型バイボーラトランジスタ（　ＩＧ
ＢＴ）に関し、特に寄生サイリスクのラッチアップ防止
に関する． （口〉従来の技術 一般にＩＧＢＴ装置は、バイボーラ的な動作をすること
からパワーＭＯＳより低い才冫電圧、大きい電流容量が
得られる一方、寄生のＰＮＰＮサイリスタ構造を有する
為ラッチアップが問題となる．このラッチアップを改善
したものとして例えば特開平１−１２５９７９号公報に
記載されたものがある． その構造を第２図に示す．同図において、（１）はＰ＋
型半導体基板、（２〉はＮ型半導体層、（３〉はＮ型半
導体層（２〉の表面に形成したＰウェル領域、（４〉は
Ｐウェル領域（３〉表面に形成したＮ＋型エミッタ領域
、（５〉はチャンネル部（６）上にゲート絶縁膜（７）
を介して設けたゲート電極、（８〉はＰウェル領域（３
）の略中央に設けたトレンチ、（９）はトレンチ〈８）
内に埋め込まれてＮ＋型エミッタ領域（４〉とＰウェル
領域（３）とを電気的に接続するエミッタ電極である． この構造によれば、Ｐウェル領域（３）の横方向の抵抗
ｒが少なくなるので、Ｐウェル領域（３）とＮ＋型エミ
ッタ領域〈４〉との電位差が拡大するのを抑制し　Ｎ　
′″型エミッタ領域（４）をコレクタ、Ｐウェル領域（
３）をベース、Ｎ型半導体層（２〉をエミッタとする寄
生ＮＰＮトランジスタがＯＮＬ，にくくなり、結果、サ
イリスク動作が生じにくくなる。

（ハ）発明が解決しようとする課題 しかしながら、第２図の構造でもＰウェル領域（３〉の
抵抗分ｒが消失したわけではなく、特に工ミッタ電極（
８）から最も遠方になるゲート電極（５〉下部のチャン
ネル部（６〉付近のＰＮ接合において、依然として抵抗
分ｒによって電位差が生じ易く、そのためサイリスク動
作が生じてしまう欠点があった。

（二）課題を解決するための手段 本発明は上記従来の欠点に鑑み成され、Ｎゝ型エミッタ
領域（１９〉の片側を第１と第２のトレンチ（１４）（
１５）で、もう一方を第３のトレンチ（ｌ８）で挾み、
第１と第２のトレンチ（１４）（１５）には絶縁膜（ｌ
６）ヲ介してゲート電極（１７〉を設けることによりチ
勺ンネル部（２１）を第１と第２のトレンチ（１４）（
１５〉の側壁に沿って形成し、第３のトレンチ（１８）
にはＮ”型エミッタ領域（１９）とＰウェル領域（１３
〉の両方に接触するエミッタ電極（２０）を設けること
により、従来の欠点を解消した絶縁ゲート型バイポーラ
トランジスタを提供するものである。

（＊〉作用 本発明によれば、Ｎ４″型エミッタ領域（１９〉とＰウ
ェル領域（１３）とが形成するＰＮ接合を第１，第２の
トレンチ（１４）（１５）と第３のトレンチ（１８）と
が挾み、エミッタ電極〈２０〉からチヶンネル部（２１
）までの距離が接近するので、Ｐウェル領域（１３）の
抵抗分ｒが少なくなってＰＮ接合部における電位差の発
生を抑えることができる。

（へ〉実施例 以下に本発明の一実施例を図面を参照して詳細に説明す
る。

第１図は本実施例による絶縁ゲート型バイボーラトラン
ジスタの断面構造を示す．同図において、（１１）はＰ
＋型シリコン単結晶基板、（１２）は基板（１１）表面
にエビタキシャル成長にて形成したＮ型半導体層、（１
３〉はＮ型半導体層《１２）の表面に拡散形成したＰウ
エル領域、（１４）（１５）はＮ型半導体層（１２〉の
表面からＰウェル領域〈ｌ３〉を貫通してＮ型半導体層
（１２〉に達する第１と第２のトレンチ、《１６〉は第
１と第２のトレンチ（１４）（１５）の内壁に沿って埋
め込まれたシリコン酸化膜（ＳｉＯｍ）等から成るゲー
ト絶縁膜、（１７）は第１と第２のトレンチ（１４）（
１３）内に絶縁膜（１６）を挾んで埋め込まれたボノシ
リコン等から成るゲート電極、（１８）は第１と第２の
トレンチ〈１４〉と（１５〉の間のＮ型半導体層（１２
）表面に設けられ、Ｐウェル領域（１３）の途中まで掘
られた第３のトレンチ、（１９）は第１，第２のトレン
チ（１４）（１５）と第３のトレンチ（１８）との間に
挾まれたＰウェル領域（１３〉の表面に形成したＮ０型
エミッタ領域、（２０）は第３のトレンチ（１８）内に
埋め込まれ、第３のトレンチ（１８〉の内壁でＮ＋型エ
ミッタ領域（１９〉とＰウェル領域（１３）との両方に
才一ミンク接触するエミッタ電極である。

Ｎ＋型エミッタ領域〈１９〉の側面は、一方が第３のト
レンチ（１８〉の側壁に面してエミッタ電極（２０）と
コンタクトし、他方は第１と第２のトレンチ（１４）（
１５）の側壁に面する． Ｎ０型エミッタ領域（１９〉とＮ型半導体層（１２〉と
で挾まれたＰウェル領域（１３〉には、ゲート電極（１
７）に制御電圧が加えられた際に第１と第２のトレンチ
（１４）（Ｉｓ）の側壁に沿って反転層が形成され、こ
の部分がチャンネル部（２１）となる。

第３のトレンチ（１８）は、ラッチアップ防止からすれ
ば深い方が好ましいが、素子耐圧がＰウェル領域（１３
〉とＮ型半導体層〈１２〉との接合耐圧で決まるので、
第３のトレンチ（１８）の底部とＮ型半導体層ク１２〉
とで挾まれたＰウエル領域（１３〉の厚みが素子耐圧を
左右することもあり得る．従って、第３のトレンチ（１
８〉の深さは上記のことを考慮して決定しなければなら
ない． 斯る構成によれば、Ｎ１型エミッタ領域（１９〉とＰウ
ェル領域（１３〉とが形成するＰＮ接合において、エミ
ッタ電極（２０〉がコンタクトする部分から、前記ＰＮ
接合の最も遠い部分、つまりチ勺ンネル部（２１）付近
のＰＮ接合までの距離を短くできるので、Ｐウェル領域
〈１３〉の横方向の抵抗成分ｒの値を従来より減少でき
る．その結果、ＮＩ型エミッタ領域（１９〉とＰウェル
領域（１３）との電位差が拡大することを防止し、Ｐウ
ェル領域（１３）からＮ＋型エミッタ領域（１９）へと
サイリスタ動作のトリガとなるベース電流が流れること
を防止できるので、素子がサイリスク動作に陥ることを
防止できる． 尚、本実施例はＩＧＢＴについて言及したが、Ｐ＋型シ
リコン単結晶基板をＮ型基板とした縦型ＭＯＳＦＥＴに
おいて、コイル負荷駆動時に問題となるアバランシエ耐
量を増大する手段としても有効であるので、縦型ＭＯ　
Ｓ　Ｆ　ＥＴにも適用できるものである． （ト〉発明の効果 以上に説明した通り、本発明によればＰウェル領域（１
３〉の横方向の抵抗成分ｒを減少し、Ｎ１型エミッタ領
域（１９〉とＰウェル領域（１３〉との電位差が０．６
ｖ以上広がることを防止するので、トリガとなる電流が
流れることを防止してサイリスク動作を防止できる利点
を有する． また、第１，第２のトレンチ（１４）（１５）でチャン
ネル部（２１）が縦方向に形成され、第３のトレンチ《
１８）でＮゝ型エミッタ領域（１９〉との接触面積が増
大するので、チップサイズを縮小する又は大電流容量化
を図れる利点をも有する．

【図面の簡単な説明】

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体基板、およびその表面の逆導電
   型の半導体層と、 前記半導体基板の主表面上に形成した一導電型の半導体
   層と、 前記半導体基板の表面に形成した前記一導電型の半導体
   層を貫通する第１と第２のトレンチと、前記第１と第２
   のトレンチ内に絶縁膜を介して埋め込まれた制御電極と
   、 前記第１のトレンチと第２のトレンチとの間の前記半導
   体基板の表面に形成した前記一導電型の半導体層を貫通
   しない第３のトレンチと、 前記第１又は第２のトレンチと前記第３のトレンチに挾
   まれた前記一導電型の半導体層の表面に形成した逆導電
   型の半導体層と、 前記第３のトレンチ内に埋め込まれ、その側壁で前記一
   導電型の半導体層と逆導電型の半導体層との両方にオー
   ミック接触する電極とを具備することを特徴とする絶縁
   ゲート型バイポーラトランジスタ。
2. （２）前記第３のトレンチは前記第１と第２のトレンチ
   より浅いことを特徴とする請求項第１項に記載の絶縁ゲ
   ート型バイポーラトランジスタ。