JP2002158356A - Ｍｉｓ半導体装置およびその製造方法 - Google Patents
Ｍｉｓ半導体装置およびその製造方法Info
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- JP2002158356A JP2002158356A JP2000353926A JP2000353926A JP2002158356A JP 2002158356 A JP2002158356 A JP 2002158356A JP 2000353926 A JP2000353926 A JP 2000353926A JP 2000353926 A JP2000353926 A JP 2000353926A JP 2002158356 A JP2002158356 A JP 2002158356A
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Abstract
(57)【要約】
【課題】ＩＧＢＴ等のＭＯＳ半導体装置のオン電圧／タ
─ンオフ損失間のトレードオフ関係を改善し、またラッ
チアップ耐量の増大、逆電圧印加時の漏れ電流の低減を
図る。 【解決手段】半導体基板1 上に絶縁膜2 を介してゲート
電極3 を形成し、半導体基板1 表面から連結半導体部12
を経てゲート電極3 上に絶縁膜5 を介して形成された薄
膜半導体層11にｐベース領域6 、ｎ+ エミッタ領域7 を
形成する。エミッタ層を薄膜化することにより、エミッ
タ構造の微細化を可能とするとともに、ｐベース領域6
内の正孔電流をｎ+ エミッタ領域7 から遠ざけることに
よりラッチアップ耐量を増大させる。同時にｐベース領
域6 の不純物濃度を下げ、逆電圧印加時の漏れ電流を低
減し双方向デバイスとしての動作を可能にする。
─ンオフ損失間のトレードオフ関係を改善し、またラッ
チアップ耐量の増大、逆電圧印加時の漏れ電流の低減を
図る。 【解決手段】半導体基板1 上に絶縁膜2 を介してゲート
電極3 を形成し、半導体基板1 表面から連結半導体部12
を経てゲート電極3 上に絶縁膜5 を介して形成された薄
膜半導体層11にｐベース領域6 、ｎ+ エミッタ領域7 を
形成する。エミッタ層を薄膜化することにより、エミッ
タ構造の微細化を可能とするとともに、ｐベース領域6
内の正孔電流をｎ+ エミッタ領域7 から遠ざけることに
よりラッチアップ耐量を増大させる。同時にｐベース領
域6 の不純物濃度を下げ、逆電圧印加時の漏れ電流を低
減し双方向デバイスとしての動作を可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、金属−絶縁膜−
半導体からなるゲート構造をもつＭＩＳ半導体装置、特
に薄膜半導体層を利用したエミッタ構造を有する縦形の
ＭＩＳ半導体装置およびその製造方法に関する。
半導体からなるゲート構造をもつＭＩＳ半導体装置、特
に薄膜半導体層を利用したエミッタ構造を有する縦形の
ＭＩＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】高耐圧ＭＩＳ半導体装置の１種として絶
縁ゲートバイポーラトランジスタ（Insulated Gate Bip
olar Transistor 以下ＩＧＢＴと記す）が知られてい
る。図１５は、従来のＩＧＢＴであるプレーナゲート型
の縦形ＩＧＢＴの単位構造であるユニットセルの断面図
である。このＩＧＢＴはノンパンチスルー型であり、図
の下側からコレクタ電極29、ｐ+ コレクタ層28、ｎ- ド
リフト層21、ｐベース領域26、ｐ+ コンタクト領域26a
、ｎ+ エミッタ領域27、ゲート絶縁膜25、ゲート電極2
3およびエミッタ電極30で構成される。
縁ゲートバイポーラトランジスタ（Insulated Gate Bip
olar Transistor 以下ＩＧＢＴと記す）が知られてい
る。図１５は、従来のＩＧＢＴであるプレーナゲート型
の縦形ＩＧＢＴの単位構造であるユニットセルの断面図
である。このＩＧＢＴはノンパンチスルー型であり、図
の下側からコレクタ電極29、ｐ+ コレクタ層28、ｎ- ド
リフト層21、ｐベース領域26、ｐ+ コンタクト領域26a
、ｎ+ エミッタ領域27、ゲート絶縁膜25、ゲート電極2
3およびエミッタ電極30で構成される。
【０００３】図１６は、従来の別のＩＧＢＴであるトレ
ンチゲート型の縦形ＩＧＢＴのユニットセルの断面図で
ある。このＩＧＢＴはノンパンチスルー型であり、図の
下側からコレクタ電極39、ｐ+ コレクタ層38、ｎ- ドリ
フト層31、ｐベース領域36、ｐ+ コンタクト領域36a 、
ｎ+ エミッタ領域37、エミッタ電極40で構成される。こ
のＩＧＢＴではトレンチ46内にゲート絶縁膜35を介し
て、ゲート電極33が埋め込まれている。
ンチゲート型の縦形ＩＧＢＴのユニットセルの断面図で
ある。このＩＧＢＴはノンパンチスルー型であり、図の
下側からコレクタ電極39、ｐ+ コレクタ層38、ｎ- ドリ
フト層31、ｐベース領域36、ｐ+ コンタクト領域36a 、
ｎ+ エミッタ領域37、エミッタ電極40で構成される。こ
のＩＧＢＴではトレンチ46内にゲート絶縁膜35を介し
て、ゲート電極33が埋め込まれている。
【０００４】
【発明が解決しようとする課題】しかし、図１５のよう
な従来のＩＧＢＴには３つの欠点がある。１つは、ゲー
ト電極23が半導体基板の表面に形成されるために、微細
化が困難なことである。そのため低オン電圧化が困難で
あり、オン電圧とターンオフ損失のトレードオフの改善
が困難である。
な従来のＩＧＢＴには３つの欠点がある。１つは、ゲー
ト電極23が半導体基板の表面に形成されるために、微細
化が困難なことである。そのため低オン電圧化が困難で
あり、オン電圧とターンオフ損失のトレードオフの改善
が困難である。
【０００５】２つめはｎ+ エミッタ領域27の周囲のｐベ
ース領域26に正孔電流が流れることである。この正孔電
流による電圧降下が原因で、ｎ+ エミッタ領域27、ｐベ
ース領域26、ｎ- ドリフト層21、ｐ+ コレクタ層28から
なる寄生サイリスタがラッチアップし、電流がゲート信
号で制御できなくなる問題がある。３つめは、双方向デ
バイスとして逆電圧を印加した場合、エミッタ部のｐ+
コンタクト領域26a からｎ- ドリフト層21に多量の正孔
が注入され、大きな漏れ電流が流れる問題がある。この
第３の問題を解消するために、ｐ+ コンタクト領域26a
の不純物濃度を下げると、上記の寄生サイリスタがさら
にラッチアップしやすくなる問題があった。
ース領域26に正孔電流が流れることである。この正孔電
流による電圧降下が原因で、ｎ+ エミッタ領域27、ｐベ
ース領域26、ｎ- ドリフト層21、ｐ+ コレクタ層28から
なる寄生サイリスタがラッチアップし、電流がゲート信
号で制御できなくなる問題がある。３つめは、双方向デ
バイスとして逆電圧を印加した場合、エミッタ部のｐ+
コンタクト領域26a からｎ- ドリフト層21に多量の正孔
が注入され、大きな漏れ電流が流れる問題がある。この
第３の問題を解消するために、ｐ+ コンタクト領域26a
の不純物濃度を下げると、上記の寄生サイリスタがさら
にラッチアップしやすくなる問題があった。
【０００６】図１６のトレンチゲートＩＧＢＴにおいて
も、上に述べた寄生サイリスタがラッチアップする問題
と逆漏れ電流の問題とは同様であり、更にｐ+ コンタク
ト領域36a とｎ+ エミッタ領域37とに共に接触するエミ
ッタ電極40が半導体基板の表面に形成されるために、微
細化が困難な問題がある。そのため低オン電圧化が困難
であり、オン電圧とターンオフ損失のトレードオフの改
善が困難である。
も、上に述べた寄生サイリスタがラッチアップする問題
と逆漏れ電流の問題とは同様であり、更にｐ+ コンタク
ト領域36a とｎ+ エミッタ領域37とに共に接触するエミ
ッタ電極40が半導体基板の表面に形成されるために、微
細化が困難な問題がある。そのため低オン電圧化が困難
であり、オン電圧とターンオフ損失のトレードオフの改
善が困難である。
【０００７】この発明の目的は、上記の問題を解決し
て、オン電圧とターンオフ損失のトレードオフを改善
し、寄生サイリスタがラッチアップせず、かつ逆電圧印
加時の漏れ電流が少ないＭＩＳ半導体装置およびその製
造方法を提供することにある。
て、オン電圧とターンオフ損失のトレードオフを改善
し、寄生サイリスタがラッチアップせず、かつ逆電圧印
加時の漏れ電流が少ないＭＩＳ半導体装置およびその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のＭＩＳ半導体装置は、エミッタ部分を薄膜
化・微細化するものである。まず、第一導電型半導体基
板上に絶縁膜を介して形成されたゲート電極と、ゲート
電極の側面および上面を覆う絶縁膜と、ゲート電極上の
絶縁膜上に形成された第一導電型薄膜半導体層と、ゲー
ト電極の側部を伝って半導体基板と第一導電型薄膜半導
体層とを接続する連結半導体部と、ゲート電極上の薄膜
半導体層の一部に薄膜半導体層を横断して形成された第
二導電型ベース領域と、薄膜半導体層の連結半導体部か
ら遠い側の端部に形成された第一導電型エミッタ領域
と、第一導電型エミッタ領域と第二導電型ベース領域と
に共に接触して設けられたエミッタ電極と、半導体基板
の裏面側に形成されたコレクタ電極とを備えるものとす
る。
めに本発明のＭＩＳ半導体装置は、エミッタ部分を薄膜
化・微細化するものである。まず、第一導電型半導体基
板上に絶縁膜を介して形成されたゲート電極と、ゲート
電極の側面および上面を覆う絶縁膜と、ゲート電極上の
絶縁膜上に形成された第一導電型薄膜半導体層と、ゲー
ト電極の側部を伝って半導体基板と第一導電型薄膜半導
体層とを接続する連結半導体部と、ゲート電極上の薄膜
半導体層の一部に薄膜半導体層を横断して形成された第
二導電型ベース領域と、薄膜半導体層の連結半導体部か
ら遠い側の端部に形成された第一導電型エミッタ領域
と、第一導電型エミッタ領域と第二導電型ベース領域と
に共に接触して設けられたエミッタ電極と、半導体基板
の裏面側に形成されたコレクタ電極とを備えるものとす
る。
【０００９】すなわち、第二導電型ベース領域と第一導
電型エミッタ領域とを絶縁膜で包まれたゲート電極上の
薄膜半導体層に形成することにより、微細加工を適用し
やすくなるので、セルを微細化してオン電圧を下げるこ
とができる。また、エミッタ部の第一導電型エミッタ領
域を第二導電型ベース領域に接して形成されていると、
その第一導電型エミッタ領域と第二電型べ一ス領域の境
界に沿ってベース領域内を流れる電流の成分が減るた
め、電圧降下が小さくなって寄生サイリスタがラッチア
ップしにくくなる。
電型エミッタ領域とを絶縁膜で包まれたゲート電極上の
薄膜半導体層に形成することにより、微細加工を適用し
やすくなるので、セルを微細化してオン電圧を下げるこ
とができる。また、エミッタ部の第一導電型エミッタ領
域を第二導電型ベース領域に接して形成されていると、
その第一導電型エミッタ領域と第二電型べ一ス領域の境
界に沿ってベース領域内を流れる電流の成分が減るた
め、電圧降下が小さくなって寄生サイリスタがラッチア
ップしにくくなる。
【００１０】更に寄生サイリスタがラッチアップしにく
いことから、第二導電型ベース領域の不純物濃度を下げ
ることができる。その結果、逆電圧印加時に第二導電型
ベース領域から第一導電型半導体基板に注入される第二
導電型キャリアの量が減り、逆方向漏れ電流を低減する
ことができる。連結半導体部は半導体薄膜層であっても
半導体基板の一部であってもよい。
いことから、第二導電型ベース領域の不純物濃度を下げ
ることができる。その結果、逆電圧印加時に第二導電型
ベース領域から第一導電型半導体基板に注入される第二
導電型キャリアの量が減り、逆方向漏れ電流を低減する
ことができる。連結半導体部は半導体薄膜層であっても
半導体基板の一部であってもよい。
【００１１】薄膜半導体層の連結半導体部に近い表面上
に絶縁膜を介して第四の電極を備えれば、順電圧印加時
にこの第四の電極に電圧を印加することにより、連結半
導体部の電位を上げて、ゲート電極の角に起因する電界
集中を緩和することができる。ゲート電極の角が丸めら
れていれば、ゲート電極の角に起因する電界集中が回避
できる。
に絶縁膜を介して第四の電極を備えれば、順電圧印加時
にこの第四の電極に電圧を印加することにより、連結半
導体部の電位を上げて、ゲート電極の角に起因する電界
集中を緩和することができる。ゲート電極の角が丸めら
れていれば、ゲート電極の角に起因する電界集中が回避
できる。
【００１２】また、第一導電型半導体基板上に絶縁膜を
介して形成されたエミッタ電極と、向き合ったエミッタ
電極の側面を覆う絶縁膜と、エミッタ電極上に形成され
た第一導電型薄膜半導体層と、エミッタ電極の側部を伝
って半導体基板と第一導電型薄膜半導体層とを接続する
連結半導体部と、半導体基板表面からエミッタ電極上の
薄膜半導体層の一部に薄膜半導体層を横断して形成され
た第二導電型ベース領域と、薄膜半導体層の狭隘部から
遠い側の端部に形成された第一導電型エミッタ領域と、
第二導電型ベース領域上に絶縁膜を介して設けられたゲ
ート電極と、半導体基板の裏面側に形成されたコレクタ
電極とを備えたＭＩＳ半導体装置とする。
介して形成されたエミッタ電極と、向き合ったエミッタ
電極の側面を覆う絶縁膜と、エミッタ電極上に形成され
た第一導電型薄膜半導体層と、エミッタ電極の側部を伝
って半導体基板と第一導電型薄膜半導体層とを接続する
連結半導体部と、半導体基板表面からエミッタ電極上の
薄膜半導体層の一部に薄膜半導体層を横断して形成され
た第二導電型ベース領域と、薄膜半導体層の狭隘部から
遠い側の端部に形成された第一導電型エミッタ領域と、
第二導電型ベース領域上に絶縁膜を介して設けられたゲ
ート電極と、半導体基板の裏面側に形成されたコレクタ
電極とを備えたＭＩＳ半導体装置とする。
【００１３】すなわち、第二導電型ベース領域と第一導
電型エミッタ領域とをエミッタ電極上の薄膜半導体層に
形成し、薄膜半導体層の上に絶縁膜を介してゲート電極
を設けた構造としても、微細加工を適用しやすくなりセ
ル幅を細くして、オン電圧を下げることができる。この
場合も連結半導体部が薄膜半導体層であっても半導体基
板の一部であっても良い。
電型エミッタ領域とをエミッタ電極上の薄膜半導体層に
形成し、薄膜半導体層の上に絶縁膜を介してゲート電極
を設けた構造としても、微細加工を適用しやすくなりセ
ル幅を細くして、オン電圧を下げることができる。この
場合も連結半導体部が薄膜半導体層であっても半導体基
板の一部であっても良い。
【００１４】エミッタ電極の角が丸められていれば、エ
ミッタ電極の角に起因する電界集中が回避できる。薄膜
半導体層の連結半導体部の幅Wを１０μm以下とすれば、
セル幅を細くして、オン電圧を下げることができる。薄
膜半導体層の形成には、横方向エピタキシャル成長技術
（Epitaxial LayerOvergrowth 以下ＥＬＯと記す）を
適用する。その具体的な方法としては、分子線エピタキ
シー法（Molecular Beam Epitaxy 以下ＭＢＥと記
す）、化学気相蒸着法（Chemical Vaper Deposition 以
下ＣＶＤと記す）、液相エピタキシー法（Liquid Phase
Epitaxy 以下ＬＰＥと記す）を利用することができ
る。
ミッタ電極の角に起因する電界集中が回避できる。薄膜
半導体層の連結半導体部の幅Wを１０μm以下とすれば、
セル幅を細くして、オン電圧を下げることができる。薄
膜半導体層の形成には、横方向エピタキシャル成長技術
（Epitaxial LayerOvergrowth 以下ＥＬＯと記す）を
適用する。その具体的な方法としては、分子線エピタキ
シー法（Molecular Beam Epitaxy 以下ＭＢＥと記
す）、化学気相蒸着法（Chemical Vaper Deposition 以
下ＣＶＤと記す）、液相エピタキシー法（Liquid Phase
Epitaxy 以下ＬＰＥと記す）を利用することができ
る。
【００１５】ＭＢＥを使う場合は、指向性の揃った分子
線の直進性を利用する。分子線を水平に近い角度（例え
ば水平面に対して１０度）で照射し、薄膜の側面により
多くの分子線を照射し、逆に薄膜の表面には分子線がほ
とんど供給されないようにして、薄膜を横方向にエピタ
キシャル成長させることができる。ＣＶＤ、ＬＰＥを使
う場合は、異方性成長を利用する。これは、結晶の面方
位によって、安定で平坦化しやすく成長速度が遅い面
と、荒れやすく不安定で、原子の取り込みが盛んにおこ
なわれる成長速度が速い面とがあり、その成長速度の差
を利用する。ＭＢＥにおいても異方性成長を利用するこ
とができる。
線の直進性を利用する。分子線を水平に近い角度（例え
ば水平面に対して１０度）で照射し、薄膜の側面により
多くの分子線を照射し、逆に薄膜の表面には分子線がほ
とんど供給されないようにして、薄膜を横方向にエピタ
キシャル成長させることができる。ＣＶＤ、ＬＰＥを使
う場合は、異方性成長を利用する。これは、結晶の面方
位によって、安定で平坦化しやすく成長速度が遅い面
と、荒れやすく不安定で、原子の取り込みが盛んにおこ
なわれる成長速度が速い面とがあり、その成長速度の差
を利用する。ＭＢＥにおいても異方性成長を利用するこ
とができる。
【００１６】結晶成長の異方性は、材料によって異な
る。シリコンであれば、（111）面が安定化し易く、（1
10）面は荒れやすい。ガリウム砒素であれば、（100）
面が安定化し易く、それ以外の面は荒れやすい。従っ
て、第一導電型半導体基板がシリコンのときは、表面を
（111）面とすれば、異方性を利用して容易に平坦な表
面を得ることができる。
る。シリコンであれば、（111）面が安定化し易く、（1
10）面は荒れやすい。ガリウム砒素であれば、（100）
面が安定化し易く、それ以外の面は荒れやすい。従っ
て、第一導電型半導体基板がシリコンのときは、表面を
（111）面とすれば、異方性を利用して容易に平坦な表
面を得ることができる。
【００１７】そして、薄膜半導体層の側面が（110）面
であれば、横方向の成長速度が速くなる。第一電導型半
導体基板がガリウムひ素（ＧａＡｓ）の場合には、表面
を（100）面とすれば、異方性を利用して容易に平坦な
表面を得ることができる。別のタイプのＭＩＳ半導体装
置として、第一導電型半導体基板の表面層に形成された
第二導電型ベース領域と、その第二導電型ベース領域の
表面層に形成された第一導電型エミッタ領域と、少なく
とも前記第二導電型ベース領域をつきぬけ前記半導体基
板に達する第一トレンチと、その第一トレンチの内壁に
形成された絶縁膜と、その絶縁膜を介して前記半導体基
板および第二導電型ベース領域に対向して設けられたゲ
ート電極と、少なくとも前記第一導電型エミッタ領域を
つきぬけ第二導電型ベース領域に達する第二トレンチ
と、その第二トレンチの内部に第二導電型ベース領域お
よび第一導電型エミッタ領域に接して設けられたエミッ
タ電極と、半導体基板の裏面側に設けられたコレクタ電
極とを備えるものとすることができる。
であれば、横方向の成長速度が速くなる。第一電導型半
導体基板がガリウムひ素（ＧａＡｓ）の場合には、表面
を（100）面とすれば、異方性を利用して容易に平坦な
表面を得ることができる。別のタイプのＭＩＳ半導体装
置として、第一導電型半導体基板の表面層に形成された
第二導電型ベース領域と、その第二導電型ベース領域の
表面層に形成された第一導電型エミッタ領域と、少なく
とも前記第二導電型ベース領域をつきぬけ前記半導体基
板に達する第一トレンチと、その第一トレンチの内壁に
形成された絶縁膜と、その絶縁膜を介して前記半導体基
板および第二導電型ベース領域に対向して設けられたゲ
ート電極と、少なくとも前記第一導電型エミッタ領域を
つきぬけ第二導電型ベース領域に達する第二トレンチ
と、その第二トレンチの内部に第二導電型ベース領域お
よび第一導電型エミッタ領域に接して設けられたエミッ
タ電極と、半導体基板の裏面側に設けられたコレクタ電
極とを備えるものとすることができる。
【００１８】すなわち、第二導電型ベース領域と第一導
電型エミッタ領域とを短絡するエミッタ電極を第二トレ
ンチ内に形成することにより、微細加工を適用しやすく
なりセル幅を細くして、オン電圧を下げることができ
る。第一トレンチと第二トレンチとの間隔tが１０μm
以下とすれば、セル幅を細くして、オン電圧を下げるこ
とができる。
電型エミッタ領域とを短絡するエミッタ電極を第二トレ
ンチ内に形成することにより、微細加工を適用しやすく
なりセル幅を細くして、オン電圧を下げることができ
る。第一トレンチと第二トレンチとの間隔tが１０μm
以下とすれば、セル幅を細くして、オン電圧を下げるこ
とができる。
【００１９】第二導電型ベース領域の不純物濃度を１０
15個／cm3 より低くすると、ベース領域内を流れる電流
による電圧降下のため寄生サイリスタのラッチアップを
起こし易くなる。逆に１０18個／cm3 より高くすると、
逆電圧印加時にベース領域から半導体基板に少数キャリ
アの注入量が増えて、漏れ電流が大きくなってしまう。
15個／cm3 より低くすると、ベース領域内を流れる電流
による電圧降下のため寄生サイリスタのラッチアップを
起こし易くなる。逆に１０18個／cm3 より高くすると、
逆電圧印加時にベース領域から半導体基板に少数キャリ
アの注入量が増えて、漏れ電流が大きくなってしまう。
【００２０】半導体基板の裏面側に第二導電型コレクタ
領域を備えるものはＩＧＢＴであり、それを欠くものは
ＭＯＳＦＥＴである。本発明はエミッタ部分に関するも
のであり、コレクタ構造は任意である。上記のようなＭ
ＩＳ半導体装置の製造方法としては、第一導電型半導体
基板上に連結半導体部と薄膜半導体層とをエピタキシャ
ル成長により形成するものとする。
領域を備えるものはＩＧＢＴであり、それを欠くものは
ＭＯＳＦＥＴである。本発明はエミッタ部分に関するも
のであり、コレクタ構造は任意である。上記のようなＭ
ＩＳ半導体装置の製造方法としては、第一導電型半導体
基板上に連結半導体部と薄膜半導体層とをエピタキシャ
ル成長により形成するものとする。
【００２１】エピタキシャル成長により、結晶性の良い
連結半導体部と薄膜半導体層とが形成される。エミッタ
電極上に薄膜半導体層とが形成されたＭＩＳ半導体装置
の場合も同様である。或いは、第一導電型半導体基板上
にマスクを形成する工程と、等方性エッチングをおこな
う工程と、酸化膜を形成する工程と、エッチングをおこ
なった凹部にポリシリコンを充填する工程と、ポリシリ
コン上に酸化膜を形成する工程と、エッチングされない
第一導電型半導体基板の表面上に薄膜半導体層とをエピ
タキシャル成長により形成すれば、半導体基板の連結半
導体部の上に結晶性の良い薄膜半導体層とが形成され
る。
連結半導体部と薄膜半導体層とが形成される。エミッタ
電極上に薄膜半導体層とが形成されたＭＩＳ半導体装置
の場合も同様である。或いは、第一導電型半導体基板上
にマスクを形成する工程と、等方性エッチングをおこな
う工程と、酸化膜を形成する工程と、エッチングをおこ
なった凹部にポリシリコンを充填する工程と、ポリシリ
コン上に酸化膜を形成する工程と、エッチングされない
第一導電型半導体基板の表面上に薄膜半導体層とをエピ
タキシャル成長により形成すれば、半導体基板の連結半
導体部の上に結晶性の良い薄膜半導体層とが形成され
る。
【００２２】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照して説明する。 ［実施例１］図１は、この発明の第１の実施形態に係る
ＩＧＢＴの単位構造であるユニットセルの断面図であ
る。
て図面を参照して説明する。 ［実施例１］図１は、この発明の第１の実施形態に係る
ＩＧＢＴの単位構造であるユニットセルの断面図であ
る。
【００２３】高抵抗のｎ- 半導体基板 1上に例えば酸化
膜の絶縁膜 2を介してポリシリコンからなるゲート電極
3が形成されている。ゲート電極 3の側面および上面は
それぞれ例えば酸化膜の絶縁膜4 、5 により覆われてい
る。ｎ- 半導体基板 1の表面からゲート電極 3の側方の
連結半導体部12を経てゲート電極 3の上まで薄膜半導体
層11が形成されており、その薄膜半導体層11の連結半導
体部12から遠い端部にｐベース領域6 、ｎ+ エミッタ領
域7 が形成されている。10はｐベース領域6 、ｎ+ エミ
ッタ領域7 に共通に接触して設けられたエミッタ電極で
ある。ｎ- 半導体基板 1の裏面側には、ｐコレクタ領域
8 が形成され、コレクタ電極9 が設けられている。この
ＩＧＢＴでは、絶縁膜５がゲート絶縁膜である。
膜の絶縁膜 2を介してポリシリコンからなるゲート電極
3が形成されている。ゲート電極 3の側面および上面は
それぞれ例えば酸化膜の絶縁膜4 、5 により覆われてい
る。ｎ- 半導体基板 1の表面からゲート電極 3の側方の
連結半導体部12を経てゲート電極 3の上まで薄膜半導体
層11が形成されており、その薄膜半導体層11の連結半導
体部12から遠い端部にｐベース領域6 、ｎ+ エミッタ領
域7 が形成されている。10はｐベース領域6 、ｎ+ エミ
ッタ領域7 に共通に接触して設けられたエミッタ電極で
ある。ｎ- 半導体基板 1の裏面側には、ｐコレクタ領域
8 が形成され、コレクタ電極9 が設けられている。この
ＩＧＢＴでは、絶縁膜５がゲート絶縁膜である。
【００２４】図２（ａ）〜（ｄ）および図３（ａ）〜
（ｄ）は第１の実施形態に係るＩＧＢＴの主要な製造工
程ごとに示した工程順の断面図である。なお、以下の説
明では、ｎチャネル型のＩＧＢＴを例示する。以下、第
一の実施形態に係るＩＧＢＴの製造方法を図に従って説
明する。まず、高抵抗のｎ- 半導体基板 1を準備し、熱
酸化またはＣＶＤ法によってこのｎ- 半導体基板1の表
面を覆う絶縁膜 2を、形成する。次いで、絶縁膜 2の上
にゲート電極 3となるポリシリコン層を形成する［図２
（ａ）］。
（ｄ）は第１の実施形態に係るＩＧＢＴの主要な製造工
程ごとに示した工程順の断面図である。なお、以下の説
明では、ｎチャネル型のＩＧＢＴを例示する。以下、第
一の実施形態に係るＩＧＢＴの製造方法を図に従って説
明する。まず、高抵抗のｎ- 半導体基板 1を準備し、熱
酸化またはＣＶＤ法によってこのｎ- 半導体基板1の表
面を覆う絶縁膜 2を、形成する。次いで、絶縁膜 2の上
にゲート電極 3となるポリシリコン層を形成する［図２
（ａ）］。
【００２５】次に、図示しないマスクによって絶縁膜 2
とゲート電極 3をストライプ状にパターニングした［同
図（ｂ）］後、開口部に絶縁膜 4を熱酸化またはＣＶＤ
によって形成する［同図（ｃ）］。次に、表面を平滑化
するためポリシングをおこない、ゲート電極3と絶縁膜4
との高さを等しくする［同図（ｄ）］。
とゲート電極 3をストライプ状にパターニングした［同
図（ｂ）］後、開口部に絶縁膜 4を熱酸化またはＣＶＤ
によって形成する［同図（ｃ）］。次に、表面を平滑化
するためポリシングをおこない、ゲート電極3と絶縁膜4
との高さを等しくする［同図（ｄ）］。
【００２６】次に、該ゲート電極3と絶縁膜4の上に絶縁
膜5を形成した［図３（ａ）］後、図示しないマスクに
より絶縁膜4の中央部をストライプ状に窓開けする［同
図（ｂ）］。次に、ＭＢＥまたはＣＶＤまたはＬＰＥに
よりｎ- 半導体基板 1の露出部からエピタキシャル成長
をおこない、ｎ- 型の連結半導体部12を経て、薄膜半導
体層11が横方向に伸びるような形状を形成する。
膜5を形成した［図３（ａ）］後、図示しないマスクに
より絶縁膜4の中央部をストライプ状に窓開けする［同
図（ｂ）］。次に、ＭＢＥまたはＣＶＤまたはＬＰＥに
よりｎ- 半導体基板 1の露出部からエピタキシャル成長
をおこない、ｎ- 型の連結半導体部12を経て、薄膜半導
体層11が横方向に伸びるような形状を形成する。
【００２７】エピタキシャル成長にＭＢＥを使う場合
は、指向性の揃った分子線の直進性を使って、特定の面
だけに大量の分子を供給し、他の面には供給しないこと
によって、分子の供給を受けた面だけを選択的に成長さ
せる。図４（ａ）〜（ｃ）はこの成長過程を説明する基
板表面の斜視断面図である。ゲート電極3を絶縁膜2 、
4、5 で覆った状態［図４（ａ）］から、ＭＢＥを開始
し、連結半導体部12が絶縁膜5 の上面の高さに達するま
では、分子線x3を基板に対して垂直に照射する［図４
（ｂ）］。
は、指向性の揃った分子線の直進性を使って、特定の面
だけに大量の分子を供給し、他の面には供給しないこと
によって、分子の供給を受けた面だけを選択的に成長さ
せる。図４（ａ）〜（ｃ）はこの成長過程を説明する基
板表面の斜視断面図である。ゲート電極3を絶縁膜2 、
4、5 で覆った状態［図４（ａ）］から、ＭＢＥを開始
し、連結半導体部12が絶縁膜5 の上面の高さに達するま
では、分子線x3を基板に対して垂直に照射する［図４
（ｂ）］。
【００２８】連結半導体部12が絶縁膜5 の上面の高さに
到達したら、分子線x4を水平面から仰角１０度以下の低
い角度で入射させ、薄膜半導体層11の側面が伸びるよう
にする［図４（ｃ）］。このとき、薄膜半導体層11にお
いて、側面への単位面積当たりの分子線供給量は、上面
への供給量に比べて５倍以上に多くなる。その結果、薄
膜半導体層11が横方向に伸びる速度は、上方向に伸びる
速度の５倍以上となる。
到達したら、分子線x4を水平面から仰角１０度以下の低
い角度で入射させ、薄膜半導体層11の側面が伸びるよう
にする［図４（ｃ）］。このとき、薄膜半導体層11にお
いて、側面への単位面積当たりの分子線供給量は、上面
への供給量に比べて５倍以上に多くなる。その結果、薄
膜半導体層11が横方向に伸びる速度は、上方向に伸びる
速度の５倍以上となる。
【００２９】図４（ｃ）では、薄膜半導体層11は図の右
方向にだけ伸びることになるが、左右対称に伸びること
が望ましいので、成長中に基板の向きを変えて、左側が
伸びるように分子線x4が供給されるようにすると良い。
成長中に絶えず基板を回転させて、これを達成しても良
い。また、分子線ソースを基板の両側に配置し、分子線
x4と、左右対称な向きをもつ分子線とを同時に２方向か
ら供給しても良い。
方向にだけ伸びることになるが、左右対称に伸びること
が望ましいので、成長中に基板の向きを変えて、左側が
伸びるように分子線x4が供給されるようにすると良い。
成長中に絶えず基板を回転させて、これを達成しても良
い。また、分子線ソースを基板の両側に配置し、分子線
x4と、左右対称な向きをもつ分子線とを同時に２方向か
ら供給しても良い。
【００３０】材料としてシリコンを場合は、ＭＢＥの成
長条件は次のように選ぶ。エピタキシャル成長は、１０
-7から１０-2Paの超高真空チャンバー内でおこなう。分
子線の供給源としては以下に挙げるものがある。固体シ
リコンを電子銃で蒸発させる方法、クヌードセンセルに
より、固体シリコンを加熱し、昇華蒸発させる方法、ガ
スソースで供給する方法などである。ガスソースには、
モノシラン（ＳｉＨ4 ）、モノクロロシラン（ＳｉＨ3
Ｃｌ）、ジクロロシラン（ＳｉＨ2Ｃｌ2 ）、トリクロ
ロシラン（ＳｉＨＣｌ3 ）、テトラクロロシラン（Ｓｉ
Ｃｌ 4 ）、ジシラン（Ｓｉ2 Ｈ6 ）などがある。
長条件は次のように選ぶ。エピタキシャル成長は、１０
-7から１０-2Paの超高真空チャンバー内でおこなう。分
子線の供給源としては以下に挙げるものがある。固体シ
リコンを電子銃で蒸発させる方法、クヌードセンセルに
より、固体シリコンを加熱し、昇華蒸発させる方法、ガ
スソースで供給する方法などである。ガスソースには、
モノシラン（ＳｉＨ4 ）、モノクロロシラン（ＳｉＨ3
Ｃｌ）、ジクロロシラン（ＳｉＨ2Ｃｌ2 ）、トリクロ
ロシラン（ＳｉＨＣｌ3 ）、テトラクロロシラン（Ｓｉ
Ｃｌ 4 ）、ジシラン（Ｓｉ2 Ｈ6 ）などがある。
【００３１】基板温度は３００℃から１０００℃、成長
速度は０．１μm /hから１００μm/h程度とする。ただ
し、エピタキシャル成長の反応過程が供給律速となる領
域が望ましいので、基板温度は７００℃から１０００℃
の範囲とするのがより望ましい。一方、絶縁膜5 の表面
にポリシリコンが析出する可能性があり、これは、エピ
タキシャル成長による薄膜半導体層11の形状や結晶品
質、デバイス特性に悪影響を及ぼすので、避ける方が良
い。このような観点からは、成長速度が遅い方がポリシ
リコンの析出を抑えられるので望ましい。しかし、極端
に遅い成長速度は、量産性を損なう結果になるので、そ
のことも加味すると、成長速度は１μm /hから２μm /h
程度とするのがよいと考えられる。
速度は０．１μm /hから１００μm/h程度とする。ただ
し、エピタキシャル成長の反応過程が供給律速となる領
域が望ましいので、基板温度は７００℃から１０００℃
の範囲とするのがより望ましい。一方、絶縁膜5 の表面
にポリシリコンが析出する可能性があり、これは、エピ
タキシャル成長による薄膜半導体層11の形状や結晶品
質、デバイス特性に悪影響を及ぼすので、避ける方が良
い。このような観点からは、成長速度が遅い方がポリシ
リコンの析出を抑えられるので望ましい。しかし、極端
に遅い成長速度は、量産性を損なう結果になるので、そ
のことも加味すると、成長速度は１μm /hから２μm /h
程度とするのがよいと考えられる。
【００３２】仮に絶縁膜5 上に微小なポリシリコンの核
ができたとしても、ポリシリコンが巨大化する前に、ガ
スのエッチング作用を利用してこれを除去することがで
きる。強いエッチング作用を有するのは、ＳｉＨ3 Ｃ
ｌ、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 、ＳｉＣｌ4 等のハ
ロゲン元素を含むガスである。また、ＳｉＨ4 やＳｉ2
Ｈ6 に微量の塩酸ガス（ＨＣｌ）を加えて供給しても、
ＨＣｌのエッチング作用により、ポリシリコンの析出を
抑えることができる。
ができたとしても、ポリシリコンが巨大化する前に、ガ
スのエッチング作用を利用してこれを除去することがで
きる。強いエッチング作用を有するのは、ＳｉＨ3 Ｃ
ｌ、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 、ＳｉＣｌ4 等のハ
ロゲン元素を含むガスである。また、ＳｉＨ4 やＳｉ2
Ｈ6 に微量の塩酸ガス（ＨＣｌ）を加えて供給しても、
ＨＣｌのエッチング作用により、ポリシリコンの析出を
抑えることができる。
【００３３】ＭＢＥ成長による薄膜半導体層11の形状制
御において、上に述べたように面毎の分子の供給速度差
による効果に加え、補助的に異方性成長を利用すること
ができる。これは同じ成長環境の下で面方位によって成
長速度が異なることを利用するものである。ここでは薄
膜半導体層11の表面に平坦化し易く、安定で成長速度の
遅い面方位を選び、側面に荒れやすく不安定で原子のと
りこみが盛んで成長速度の速い面方位を選ぶ。
御において、上に述べたように面毎の分子の供給速度差
による効果に加え、補助的に異方性成長を利用すること
ができる。これは同じ成長環境の下で面方位によって成
長速度が異なることを利用するものである。ここでは薄
膜半導体層11の表面に平坦化し易く、安定で成長速度の
遅い面方位を選び、側面に荒れやすく不安定で原子のと
りこみが盛んで成長速度の速い面方位を選ぶ。
【００３４】エッチング作用を持つガスを用いて安定面
を更に安定化することができる。すなわち、仮に微小な
望ましくない方位の結晶核ができても、これをエッチン
グして取り去り、成長を防止することができる。ここで
いうエッチング作用は、上記絶縁膜上でのエッチング作
用と同じ原理であり、ハロゲン元素を含むガスが有効で
ある。
を更に安定化することができる。すなわち、仮に微小な
望ましくない方位の結晶核ができても、これをエッチン
グして取り去り、成長を防止することができる。ここで
いうエッチング作用は、上記絶縁膜上でのエッチング作
用と同じ原理であり、ハロゲン元素を含むガスが有効で
ある。
【００３５】エピタキシャル成長にＣＶＤまたはＬＰＥ
を使う場合は、主に異方性成長作用を利用する。その原
理は、上記ＭＢＥの項で述べたものと同じである。例え
ばシリコン基板を使う場合、表面を（111）面とし、ス
トライプ方向を＜112＞方向とし、薄膜の側面に（110）
面を露出させるのが有利である。その理由はシリコンの
（111）面は平坦化して安定となる性質があり、成長に
必要な核を作りにくい。これに対し、（110）面は荒れ
やすく原子を吸収しやすいので、（110）面の方が（11
1）面よりも成長速度が速くなる。従って、横方向に長
いエピタキシャル薄膜を形成するには上面を（111）面
とし、ストライプ方向を＜112＞方向とし、その結果側
面が（110 ）面となるようにするとよい。
を使う場合は、主に異方性成長作用を利用する。その原
理は、上記ＭＢＥの項で述べたものと同じである。例え
ばシリコン基板を使う場合、表面を（111）面とし、ス
トライプ方向を＜112＞方向とし、薄膜の側面に（110）
面を露出させるのが有利である。その理由はシリコンの
（111）面は平坦化して安定となる性質があり、成長に
必要な核を作りにくい。これに対し、（110）面は荒れ
やすく原子を吸収しやすいので、（110）面の方が（11
1）面よりも成長速度が速くなる。従って、横方向に長
いエピタキシャル薄膜を形成するには上面を（111）面
とし、ストライプ方向を＜112＞方向とし、その結果側
面が（110 ）面となるようにするとよい。
【００３６】同じ理由により、ガリウムひ素基板を使う
場合は上面を（100）面とし、側面に（100）面および
（111）面が現れない方位を選ぶとよい。シリコンのＣ
ＶＤ成長条件は、基板温度１０００℃から１４２３℃の
範囲でＳｉＨ4 、ＳｉＨ3 Ｃｌ、ＳｉＨ2 Ｃｌ2 、Ｓｉ
ＨＣｌ3 、ＳｉＣｌ4 、Ｓｉ2 Ｈ 6 などのガスを供給し
０．１μm /hから１００μm /hの範囲の成長速度とする
のがよい。なかでもボリシリコンを析出させないで、し
かも量産性を確保する観点から、１μm /hから１０μm
/hの範囲が良いと思われる。
場合は上面を（100）面とし、側面に（100）面および
（111）面が現れない方位を選ぶとよい。シリコンのＣ
ＶＤ成長条件は、基板温度１０００℃から１４２３℃の
範囲でＳｉＨ4 、ＳｉＨ3 Ｃｌ、ＳｉＨ2 Ｃｌ2 、Ｓｉ
ＨＣｌ3 、ＳｉＣｌ4 、Ｓｉ2 Ｈ 6 などのガスを供給し
０．１μm /hから１００μm /hの範囲の成長速度とする
のがよい。なかでもボリシリコンを析出させないで、し
かも量産性を確保する観点から、１μm /hから１０μm
/hの範囲が良いと思われる。
【００３７】シリコンのＬＰＥ成長条件は、６００℃か
ら１０００℃の範囲のＳｎやＩｎなどの金属の融液にＳ
ｉを飽和状態になるまで溶かし込み、同じ温度の基板に
接触させ徐々に降温し、０．１μm /hから１００μm /h
の範囲の成長速度とするのがよい。エピタキシャル成長
時に薄膜半導体層11に不純物をドープする場合は、次の
ようにおこなう。
ら１０００℃の範囲のＳｎやＩｎなどの金属の融液にＳ
ｉを飽和状態になるまで溶かし込み、同じ温度の基板に
接触させ徐々に降温し、０．１μm /hから１００μm /h
の範囲の成長速度とするのがよい。エピタキシャル成長
時に薄膜半導体層11に不純物をドープする場合は、次の
ようにおこなう。
【００３８】ＭＢＥおよびＣＶＤにおいて、ドナー不純
物をドープするには、成長中にアルシン（ＡｓＨ3 ）ま
たはフォスフィン（ＰＨ3 ）ガスを同時に供給する。ア
クセプタ不純物をドープするには、成長中にジボラン
（Ｂ2 Ｈ6 ）ガスを同時に供給する。ＬＰＥにおいて、
ドナー不純物をドープするには、砒素（Ａｓ）または燐
（Ｐ）を融液に溶かし込む。アクセプタ不純物をドープ
するには、ほう素（Ｂ）を融液に溶かし込む。
物をドープするには、成長中にアルシン（ＡｓＨ3 ）ま
たはフォスフィン（ＰＨ3 ）ガスを同時に供給する。ア
クセプタ不純物をドープするには、成長中にジボラン
（Ｂ2 Ｈ6 ）ガスを同時に供給する。ＬＰＥにおいて、
ドナー不純物をドープするには、砒素（Ａｓ）または燐
（Ｐ）を融液に溶かし込む。アクセプタ不純物をドープ
するには、ほう素（Ｂ）を融液に溶かし込む。
【００３９】次に、イオン注入と熱拡散によってｐベー
ス領域6とｎ+ エミッタ領域7を形成する［図３
（ｃ）］。ここで、ｐベース領域6のドーズ量は１０11
〜１０14/cm2とし、熱拡散した後の不純物濃度を１０15
〜１０18/cm3とするのが望ましい。また、ｎ+ エミッタ
領域7のドーズ量は１０13/cm2以上とし、熱拡散した後
の不純物濃度を１０17/cm3以上とするのが望ましい。
ス領域6とｎ+ エミッタ領域7を形成する［図３
（ｃ）］。ここで、ｐベース領域6のドーズ量は１０11
〜１０14/cm2とし、熱拡散した後の不純物濃度を１０15
〜１０18/cm3とするのが望ましい。また、ｎ+ エミッタ
領域7のドーズ量は１０13/cm2以上とし、熱拡散した後
の不純物濃度を１０17/cm3以上とするのが望ましい。
【００４０】次に、ｎ- 半導体基板 1の裏面に、イオン
注入と熱拡散によりｐ+ コレクタ領域8を形成し、最後
にコレクタ電極9とエミッタ電極10を形成して、ｎチャ
ネル型ＩＧＢＴ13が完成する［同図（ｄ）］。耐圧が６
００V 級のＩＧＢＴ13の典型的な寸法の範囲を図５を使
って説明する．まず、連結半導体部12の幅Wは１０μm以
下とするのが望ましい。Wが1μm以下となっても、電流
の大半は絶縁膜5 付近に形成される蓄積層を流れるので
オン抵抗は増加しない。薄膜半導体層11の厚さtは１０
μm以下とするのが望ましく、この値が薄くなるほどW
l、W2、W3の値を小さくすることができる。薄膜半導体
層11の厚さtが１μmであれば、W1、W2、W3はそれぞれ、
２μm、２μm、１μm以下とすることができる。ユニッ
トセルの幅としては２０μm以下と、従来の半分以下に
縮小できることになる。
注入と熱拡散によりｐ+ コレクタ領域8を形成し、最後
にコレクタ電極9とエミッタ電極10を形成して、ｎチャ
ネル型ＩＧＢＴ13が完成する［同図（ｄ）］。耐圧が６
００V 級のＩＧＢＴ13の典型的な寸法の範囲を図５を使
って説明する．まず、連結半導体部12の幅Wは１０μm以
下とするのが望ましい。Wが1μm以下となっても、電流
の大半は絶縁膜5 付近に形成される蓄積層を流れるので
オン抵抗は増加しない。薄膜半導体層11の厚さtは１０
μm以下とするのが望ましく、この値が薄くなるほどW
l、W2、W3の値を小さくすることができる。薄膜半導体
層11の厚さtが１μmであれば、W1、W2、W3はそれぞれ、
２μm、２μm、１μm以下とすることができる。ユニッ
トセルの幅としては２０μm以下と、従来の半分以下に
縮小できることになる。
【００４１】薄膜半導体層11の厚さtを０．１μm とす
ると、W1、W2、W3もそれぞれ、０．２μm、０．２μm、
０．２μmとすることができる。このとき、セル幅を決
定する要因は、デザインルールか、または連結半導体部
12の幅W となり、より一層セルを高密度化できる。絶縁
膜の厚さtg1、tg2、tg3はそれぞれ、０．１μm、１μ
m、１μm以下とするのが望ましい。しかし、tg2とtg3を
薄くし過ぎると、ゲート電極3 の角に起因する電界集中
によってアバランシェ降伏が起こりやすくなる。ゲート
電極3 の厚さtpは１０μm以下とするのが望ましいが、
ゲート抵抗が巨大にならないよう０．０１μm以上とす
るとよい。
ると、W1、W2、W3もそれぞれ、０．２μm、０．２μm、
０．２μmとすることができる。このとき、セル幅を決
定する要因は、デザインルールか、または連結半導体部
12の幅W となり、より一層セルを高密度化できる。絶縁
膜の厚さtg1、tg2、tg3はそれぞれ、０．１μm、１μ
m、１μm以下とするのが望ましい。しかし、tg2とtg3を
薄くし過ぎると、ゲート電極3 の角に起因する電界集中
によってアバランシェ降伏が起こりやすくなる。ゲート
電極3 の厚さtpは１０μm以下とするのが望ましいが、
ゲート抵抗が巨大にならないよう０．０１μm以上とす
るとよい。
【００４２】６００V 耐圧品ではｎ- 半導体基板１の厚
さtsは、約１００μm程度、ｐコレクタ層8 の厚さは
０．１μm以上で、最大３００μm程度である。このＩＧ
ＢＴは、ｎ+ エミッタ領域7 とｐベース領域6とが薄膜
半導体層11であり、ｎ+ エミッタ領域7 がｐベース領域
6に隣接して形成されているため、微細加工技術を適用
しやすく、セル幅を細かくすることができる。例えばオ
ン電圧とターンオフ損失との相関曲線が従来より約３０
% 改善された。
さtsは、約１００μm程度、ｐコレクタ層8 の厚さは
０．１μm以上で、最大３００μm程度である。このＩＧ
ＢＴは、ｎ+ エミッタ領域7 とｐベース領域6とが薄膜
半導体層11であり、ｎ+ エミッタ領域7 がｐベース領域
6に隣接して形成されているため、微細加工技術を適用
しやすく、セル幅を細かくすることができる。例えばオ
ン電圧とターンオフ損失との相関曲線が従来より約３０
% 改善された。
【００４３】連結半導体部12では、電流の大半は絶縁膜
4 付近に形成される蓄積層を流れるので、連結半導体部
12の細さのためにオン抵抗が増加することはない。さら
に、このＩＧＢＴはオン動作時に、薄膜半導体層11のｐ
ベース領域6を流れる正孔電流がｎ+ エミッタ領域7との
境界から遠い領域を通るため、寄生サイリスタがラッチ
アップしにくい特徴がある。ラッチアップ耐量は従来品
の１０倍以上になるというシミュレーションが、実際の
素子でほぼ確認された。
4 付近に形成される蓄積層を流れるので、連結半導体部
12の細さのためにオン抵抗が増加することはない。さら
に、このＩＧＢＴはオン動作時に、薄膜半導体層11のｐ
ベース領域6を流れる正孔電流がｎ+ エミッタ領域7との
境界から遠い領域を通るため、寄生サイリスタがラッチ
アップしにくい特徴がある。ラッチアップ耐量は従来品
の１０倍以上になるというシミュレーションが、実際の
素子でほぼ確認された。
【００４４】さらにこのＩＧＢＴは、寄生サイリスタが
ラッチアップしにくいので、ｐベース領域6 の不純物濃
度を１０15〜１０18個／cm3まで下げることができる。
その結果、逆電圧印加時にｐベース領域6からｎ- ドリ
フト層1 への正孔の注入量が減り、漏れ電流を低減でき
る特徴がある。ｐベース領域6 の不純物濃度を１０15個
／cm3 とすれば、漏れ電流は従来の約１／１００に低減
できる。従って、このＩＧＢＴ13はリーク電流の少ない
双方向デバイスとして使用できる。
ラッチアップしにくいので、ｐベース領域6 の不純物濃
度を１０15〜１０18個／cm3まで下げることができる。
その結果、逆電圧印加時にｐベース領域6からｎ- ドリ
フト層1 への正孔の注入量が減り、漏れ電流を低減でき
る特徴がある。ｐベース領域6 の不純物濃度を１０15個
／cm3 とすれば、漏れ電流は従来の約１／１００に低減
できる。従って、このＩＧＢＴ13はリーク電流の少ない
双方向デバイスとして使用できる。
【００４５】なお、本発明はエミッタ構造にかかわるも
ので、コレクタ構造は任意である。従って、ＩＧＢＴ以
外にＭＯＳＦＥＴ等にも適用される． ［実施例２］図６は、本発明の第二の実施形態に係るＩ
ＧＢＴの断面図である。なお、図１と対応する部分には
同一符号を付してあり、詳細な説明は省略している。
ので、コレクタ構造は任意である。従って、ＩＧＢＴ以
外にＭＯＳＦＥＴ等にも適用される． ［実施例２］図６は、本発明の第二の実施形態に係るＩ
ＧＢＴの断面図である。なお、図１と対応する部分には
同一符号を付してあり、詳細な説明は省略している。
【００４６】図１の実施例１と異なる点は、薄膜半導体
層11の上に絶縁膜13およびフイールドプレート電極14が
形成されている点である。順電圧印加時にこのフィール
ドプレート電極14に正の電圧を印加すると、連結半導体
部12の電位が持ち上がり、ゲート電極3 の角に起因する
電界集中を緩和できる。これにより、アバランシェ降伏
が起こりにくくなり順耐圧を向上できる利点がある。耐
圧が６００V 級のＩＧＢＴの場合、約５% の耐圧向上が
見られた。
層11の上に絶縁膜13およびフイールドプレート電極14が
形成されている点である。順電圧印加時にこのフィール
ドプレート電極14に正の電圧を印加すると、連結半導体
部12の電位が持ち上がり、ゲート電極3 の角に起因する
電界集中を緩和できる。これにより、アバランシェ降伏
が起こりにくくなり順耐圧を向上できる利点がある。耐
圧が６００V 級のＩＧＢＴの場合、約５% の耐圧向上が
見られた。
【００４７】［実施例３］図７は、本発明の第三の実施
形態に係るＩＧＢＴの断面図である。図１と対応する部
分には同一符号を付してあり、詳細な説明は省略してい
る。本実施形態が第１の実施形態のＩＧＢＴと異なる点
は、ゲート電極3 をｐベース領域6の上部に、エミッタ
電極をｐベース領域6およびｎ+ エミッタ領域7の下部に
配置したことである。
形態に係るＩＧＢＴの断面図である。図１と対応する部
分には同一符号を付してあり、詳細な説明は省略してい
る。本実施形態が第１の実施形態のＩＧＢＴと異なる点
は、ゲート電極3 をｐベース領域6の上部に、エミッタ
電極をｐベース領域6およびｎ+ エミッタ領域7の下部に
配置したことである。
【００４８】本実施形態では第１の実施形態と比較して
ゲート電極3 の形成が容易となる利点がある。また本実
施形態の製造方法で第1の実施形態と異なる点を以下に
挙げる。ｎ- 半導体基板1の表面に絶縁膜2を形成した
後、フォトエッチング工程を利用して絶縁膜2をパター
ニングし、それをマスクとしてｎ- 半導体基板1に軽い
エッチングをほどこし、その結果できるくぼみにエミッ
タ電極10を形成する。次いで絶縁膜2にエピタキシャル
成長をおこなうための窓開けをし、第１の実施形態のＩ
ＧＢＴと同様に横方向に伸びるエピタキシャル成長をお
こない、薄膜半導体層11を形成する。ここで、窓開けの
幅Wは第１の実施形態と異なり、１０μm 以上と広くて
もよい。次いで、ｐベース領域6とｎ+ エミッタ領域7を
形成し、その上面に絶縁膜5 とゲート電極3を形成す
る。これ以外の工程は第１の実施形態と同様である。絶
縁膜5 はゲート絶縁膜となる。
ゲート電極3 の形成が容易となる利点がある。また本実
施形態の製造方法で第1の実施形態と異なる点を以下に
挙げる。ｎ- 半導体基板1の表面に絶縁膜2を形成した
後、フォトエッチング工程を利用して絶縁膜2をパター
ニングし、それをマスクとしてｎ- 半導体基板1に軽い
エッチングをほどこし、その結果できるくぼみにエミッ
タ電極10を形成する。次いで絶縁膜2にエピタキシャル
成長をおこなうための窓開けをし、第１の実施形態のＩ
ＧＢＴと同様に横方向に伸びるエピタキシャル成長をお
こない、薄膜半導体層11を形成する。ここで、窓開けの
幅Wは第１の実施形態と異なり、１０μm 以上と広くて
もよい。次いで、ｐベース領域6とｎ+ エミッタ領域7を
形成し、その上面に絶縁膜5 とゲート電極3を形成す
る。これ以外の工程は第１の実施形態と同様である。絶
縁膜5 はゲート絶縁膜となる。
【００４９】エミッタ電極10の形成後にエピタキシャル
成長をおこなうため、エミッタ電極10としては、多結晶
シリコンか、タングステン等の高融点金属を用いること
が必要である。 ［実施例４］図８は本発明の第四の実施形態に係るＩＧ
ＢＴの断面図である。
成長をおこなうため、エミッタ電極10としては、多結晶
シリコンか、タングステン等の高融点金属を用いること
が必要である。 ［実施例４］図８は本発明の第四の実施形態に係るＩＧ
ＢＴの断面図である。
【００５０】第１の実施形態において、このようにゲー
ト電極3と絶縁膜2 、4 、5 の形状が丸みを帯びるよう
にすると、電界集中が緩和されアバランシェ降伏が起こ
りにくくなり耐圧が向上する。耐圧が６００V 級のＩＧ
ＢＴの場合、約１０% の耐圧向上が見られた。図９
（ａ）〜（ｄ）は第三の実施形態に係るゲート電極3と
絶縁膜2 、4 、5の形状に丸みを帯びさせる製造工程を
示した工程順の断面図である。
ト電極3と絶縁膜2 、4 、5 の形状が丸みを帯びるよう
にすると、電界集中が緩和されアバランシェ降伏が起こ
りにくくなり耐圧が向上する。耐圧が６００V 級のＩＧ
ＢＴの場合、約１０% の耐圧向上が見られた。図９
（ａ）〜（ｄ）は第三の実施形態に係るゲート電極3と
絶縁膜2 、4 、5の形状に丸みを帯びさせる製造工程を
示した工程順の断面図である。
【００５１】ｎ- 半導体基板1上に例えばフォトレジス
ト等のマスクとなる材料をパターニングし、硝酸、ふっ
酸、酢酸系のエッチング液で等方性エッチングをほどこ
す［図９（ａ）］。マスク材を除去した後、表面を熱酸
化し次いでゲート電極3 となるポリシリコン層を形成す
る［同図（ｂ）］。
ト等のマスクとなる材料をパターニングし、硝酸、ふっ
酸、酢酸系のエッチング液で等方性エッチングをほどこ
す［図９（ａ）］。マスク材を除去した後、表面を熱酸
化し次いでゲート電極3 となるポリシリコン層を形成す
る［同図（ｂ）］。
【００５２】次いでポリシリコン層をポリシングして平
坦化し、酸化膜5 を形成する［同図（ｃ）］。この酸化
膜5 に窓開けする［同図（ｃ）］。これ以後の工程は第
１の実施形態と同様にエピタキシャル成長により薄膜半
導体層を堆積し、以後のプロセスを続ける。
坦化し、酸化膜5 を形成する［同図（ｃ）］。この酸化
膜5 に窓開けする［同図（ｃ）］。これ以後の工程は第
１の実施形態と同様にエピタキシャル成長により薄膜半
導体層を堆積し、以後のプロセスを続ける。
【００５３】他の第２、第３の実施形態においても、こ
のようにゲート電極3と絶縁膜2 、4、5 の形状が丸みを
帯びるようにすると、電界集中が緩和されアバランシェ
降伏が起こりにくくなり耐圧が向上する。これまでの例
で薄膜半導体層をＭＢＥで成長する場合( 異方性成長を
利用しない場合) は、面方位に制限がないので、薄膜半
導体層のパターンについて極めて自由度が高い。図１０
はＭＢＥで円形の薄膜半導体層11a を成長した例の斜視
断面図である。このようなパターン形状とすることもで
きる。
のようにゲート電極3と絶縁膜2 、4、5 の形状が丸みを
帯びるようにすると、電界集中が緩和されアバランシェ
降伏が起こりにくくなり耐圧が向上する。これまでの例
で薄膜半導体層をＭＢＥで成長する場合( 異方性成長を
利用しない場合) は、面方位に制限がないので、薄膜半
導体層のパターンについて極めて自由度が高い。図１０
はＭＢＥで円形の薄膜半導体層11a を成長した例の斜視
断面図である。このようなパターン形状とすることもで
きる。
【００５４】ＣＶＤ、ＬＰＥによる場合は、面方位が重
要になるので、適当な方位を選んだストライプ形状とす
るのが好ましい。 ［実施例５］図１１は、本発明の第五の実施形態に係る
ＩＧＢＴの断面図である。なお、図１と対応する部分に
は同一符号を付してあり、詳細な説明は省略している。
要になるので、適当な方位を選んだストライプ形状とす
るのが好ましい。 ［実施例５］図１１は、本発明の第五の実施形態に係る
ＩＧＢＴの断面図である。なお、図１と対応する部分に
は同一符号を付してあり、詳細な説明は省略している。
【００５５】以下、第五の実施形態に係るＩＧＢＴを、
その製造方法に従って説明する。ｎ- 半導体基板1の表
面層にｐベース領域6を形成し、さらその表面層にｎ+
エミッタ領域7が形成されている。表面からｐベース領
域6を貫通しｎ- 半導体基板1に達する第一トレンチ16が
形成され、その第一トレンチ内16に絶縁膜5を介してポ
リシリコンからなるゲート電極3が充填されている。第
一トレンチ16に近接して、表面からｎ+ エミッタ領域7
を貫通しｐベース領域6 に達する第二トレンチ17が形成
され、その第二トレンチ17内にエミッタ電極10が充填さ
れている。ｎ-半導体基板 1の裏面側には、ｐコレクタ
領域8 が形成され、コレクタ電極9 が設けられている。
その製造方法に従って説明する。ｎ- 半導体基板1の表
面層にｐベース領域6を形成し、さらその表面層にｎ+
エミッタ領域7が形成されている。表面からｐベース領
域6を貫通しｎ- 半導体基板1に達する第一トレンチ16が
形成され、その第一トレンチ内16に絶縁膜5を介してポ
リシリコンからなるゲート電極3が充填されている。第
一トレンチ16に近接して、表面からｎ+ エミッタ領域7
を貫通しｐベース領域6 に達する第二トレンチ17が形成
され、その第二トレンチ17内にエミッタ電極10が充填さ
れている。ｎ-半導体基板 1の裏面側には、ｐコレクタ
領域8 が形成され、コレクタ電極9 が設けられている。
【００５６】絶縁膜2とエミッタ電極との間隔tが少なく
とも１０μm 以下で、１μm 程度とするのが望ましい。
本実施形態が第一の実施形態と異なる点は、エミッタ電
極10をトレンチ内に埋め込んだことである。ゲート電極
3 だけでなくエミッタ電極10も第一トレンチ14に近接し
て半導体装置基板を掘り下げた第二トレンチ17内に埋め
ることにより、エミッタ部のｐベース領域6を薄層化し
ている。その結果、第一の実施形態と同様にユニットセ
ルの微細化が可能になり、オン電圧が低減されまたラッ
チアップ耐量が増大する。
とも１０μm 以下で、１μm 程度とするのが望ましい。
本実施形態が第一の実施形態と異なる点は、エミッタ電
極10をトレンチ内に埋め込んだことである。ゲート電極
3 だけでなくエミッタ電極10も第一トレンチ14に近接し
て半導体装置基板を掘り下げた第二トレンチ17内に埋め
ることにより、エミッタ部のｐベース領域6を薄層化し
ている。その結果、第一の実施形態と同様にユニットセ
ルの微細化が可能になり、オン電圧が低減されまたラッ
チアップ耐量が増大する。
【００５７】以上説明した半導体装置において、耐圧構
造としては従来用いられている技術を用いることができ
る。図１２、１３、１４に耐圧構造を加えた例を示し
た。ソース電極は省略している。図１２は、薄膜半導体
層11が形成された活性部の周囲に、ガードリングx5を形
成したものの斜視断面図である。図１３は、活性部の周
囲にフィールドプレートx6を形成した例であり、周囲の
絶縁膜中に導電性材料をストライプ状に形成したもので
ある。ゲート電極の形成と同時に形成することができ
る。図１４は、活性部の周囲に抵抗性フィールドプレー
トとして、抵抗性窒化膜x7を形成したものである。これ
らはいずれも活性部の周囲の電界を緩和して高耐圧化を
図っている。
造としては従来用いられている技術を用いることができ
る。図１２、１３、１４に耐圧構造を加えた例を示し
た。ソース電極は省略している。図１２は、薄膜半導体
層11が形成された活性部の周囲に、ガードリングx5を形
成したものの斜視断面図である。図１３は、活性部の周
囲にフィールドプレートx6を形成した例であり、周囲の
絶縁膜中に導電性材料をストライプ状に形成したもので
ある。ゲート電極の形成と同時に形成することができ
る。図１４は、活性部の周囲に抵抗性フィールドプレー
トとして、抵抗性窒化膜x7を形成したものである。これ
らはいずれも活性部の周囲の電界を緩和して高耐圧化を
図っている。
【００５８】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＩＳ半導体装置のエミッタ部を薄膜構造とすることによ
って微細加工を適用しやすくなるので、セル幅を細く
し、オン電圧を下げることができて、オン電圧とターン
オフ損失のトレードオフの改善が可能になる。
ＩＳ半導体装置のエミッタ部を薄膜構造とすることによ
って微細加工を適用しやすくなるので、セル幅を細く
し、オン電圧を下げることができて、オン電圧とターン
オフ損失のトレードオフの改善が可能になる。
【００５９】また、エミッタ部の第一導電型エミッタ領
域を第二導電型ベース領域のわきに形成することで、寄
生サイリスタがラッチアップしにくいＭＩＳ半導体装置
とすることができる。更に寄生サイリスタがラッチアッ
プしにくいことから、第二導電型ベース領域の不純物濃
度を下げられ、逆電圧印加時の漏れ電流を低減すること
ができる。
域を第二導電型ベース領域のわきに形成することで、寄
生サイリスタがラッチアップしにくいＭＩＳ半導体装置
とすることができる。更に寄生サイリスタがラッチアッ
プしにくいことから、第二導電型ベース領域の不純物濃
度を下げられ、逆電圧印加時の漏れ電流を低減すること
ができる。
【００６０】本発明は、薄膜半導体層を利用することに
より、従来の半導体基板に作りこんだＭＩＳ半導体装置
より画期的な性能向上が図れることを示した重要な発明
である。
より、従来の半導体基板に作りこんだＭＩＳ半導体装置
より画期的な性能向上が図れることを示した重要な発明
である。
【図１】本発明実施例１のＩＧＢＴの断面図
【図２】（ａ）〜（ｄ）は実施例１のＩＧＢＴの主な製
造工程ごとの断面図
造工程ごとの断面図
【図３】（ａ）〜（ｄ）は図２（ｄ）に続く実施例１の
ＩＧＢＴの主な製造工程ごとの断面図
ＩＧＢＴの主な製造工程ごとの断面図
【図４】（ａ）〜（ｃ）はＭＢＥによる成長過程を説明
する斜視断面図
する斜視断面図
【図５】本発明実施例１のＩＧＢＴの各部寸法の説明図
【図６】本発明実施例２のＩＧＢＴの断面図
【図７】本発明実施例３のＩＧＢＴの断面図
【図８】本発明実施例４のＩＧＢＴの断面図
【図９】（ａ）〜（ｄ）は実施例４のＩＧＢＴの主な製
造工程ごとの断面図
造工程ごとの断面図
【図１０】ＭＢＥによるパターンの例の斜視断面図
【図１１】本発明実施例５のＩＧＢＴの断面図
【図１２】耐圧構造を加えた斜視断面図その１
【図１３】耐圧構造を加えた斜視断面図その２
【図１４】耐圧構造を加えた斜視断面図その３
【図１５】従来のプレーナゲートＩＧＢＴの断面図
【図１６】従来のトレンチゲートＩＧＢＴの断面図
1、21、31・・・ｎ- 半導体基板 2、22、32・・・絶縁膜 3、23、33・・・ゲート電極 4、24・・・絶縁膜 5、25、35・・・ゲート絶縁膜 6、26、36・・・ｐベース領域 7、27、37・・・ｎ+ エミッタ領域 8、28、38・・・ｐ+ コレクタ層 9、29、39・・・コレクタ電極 10、30、40・・・エミッタ電極 11、11a ・・・薄膜半導体層 12 ・・・連結半導体部 13・・・ＩＧＢＴ 14・・・絶縁膜 15・・・フィールドプレート 16・・・第一トレンチ 17・・・第二トレンチ 26a 、36a ・・ｐ+ コンタクト領域 46・・・トレンチ x3、x4・・・分子線 x5・・・ガードリング x6・・・フィールドプレート x7・・・抵抗性フィールドプレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/78 ６５３Ｃ (72)発明者 武井 学 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 上野 勝典 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (22)
- 【請求項１】第一導電型半導体基板上に絶縁膜を介して
形成されたゲート電極と、ゲート電極の側面および上面
を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された
第一導電型薄膜半導体層と、ゲート電極の側部を伝って
半導体基板と第一導電型薄膜半導体層とを接続する連結
半導体部と、ゲート電極上方の薄膜半導体層の一部に薄
膜半導体層を横断して形成された第二導電型ベース領域
と、薄膜半導体層の連結半導体部から遠い側の端部に形
成された第一導電型エミッタ領域と、第一導電型エミッ
タ領域と第二導電型ベース領域とに共に接触して設けら
れたエミッタ電極と、半導体基板の裏面側に形成された
コレクタ電極とを備えることを特徴とするＭＩＳ半導体
装置。 - 【請求項２】連結半導体部が半導体基板の一部であるこ
とを特徴とする請求項１に記載のＭＩＳ半導体装置。 - 【請求項３】連結半導体部が半導体薄膜層からなること
を特徴とする請求項１に記載のＭＩＳ半導体装置。 - 【請求項４】薄膜半導体層の連結半導体部に近い表面上
に絶縁膜を介して第四の電極を備えることを特徴とする
請求項２または３に記載のＭＩＳ半導体装置。 - 【請求項５】ゲート電極の角が丸められていることを特
徴とする請求項２ないし４のいずれかに記載のＭＩＳ半
導体装置。 - 【請求項６】第一導電型半導体基板上に絶縁膜を介して
形成されたエミッタ電極と、向き合ったエミッタ電極の
側面を覆う絶縁膜と、エミッタ電極上に形成された第一
導電型薄膜半導体層と、エミッタ電極の側部を伝って半
導体基板と第一導電型薄膜半導体層とを接続する連結半
導体部と、半導体基板表面からエミッタ電極上の薄膜半
導体層の一部に薄膜半導体層を横断して形成された第二
導電型ベース領域と、薄膜半導体層の連結半導体部から
遠い側の端部に形成された第一導電型エミッタ領域と、
第二導電型ベース領域上に絶縁膜を介して設けられたゲ
ート電極と、半導体基板の裏面側に形成されたコレクタ
電極とを備えることを特徴とするＭＩＳ半導体装置。 - 【請求項７】連結半導体部が半導体基板の一部であるこ
とを特徴とする請求項６に記載のＭＩＳ半導体装置。 - 【請求項８】連結半導体部が半導体薄膜層からなること
を特徴とする請求項６に記載のＭＩＳ半導体装置。 - 【請求項９】エミッタ電極の角が丸められていることを
特徴とする請求項７または８に記載の半導体装置。 - 【請求項１０】連結半導体部の幅Wが１０μm以下である
ことを特徴とする請求項１ないし９のいずれかに記載の
ＭＩＳ半導体装置。 - 【請求項１１】薄膜半導体層の厚さtが１０μm 以下で
あることを特徴とする請求項１ないし１０のいずれかに
記載のＭＩＳ半導体装置。 - 【請求項１２】第一電導型半導体基板がシリコン基板で
あり、表面が（111）面であることを特徴とする請求項
１ないし１１のいずれかに記載の半導体装置。 - 【請求項１３】薄膜半導体層の側面が（110）面である
ことを特徴とする請求項１２に記載の半導体装置。 - 【請求項１４】第一電導型半導体基板がガリウムひ素で
あり、表面が（100）面であることを特徴とする請求項
１ないし１１のいずれかに記載の半導体装置。 - 【請求項１５】第一導電型半導体基板の表面層に形成さ
れた第二導電型ベース領域と、その第二導電型ベース領
域の表面層に形成された第一導電型エミッタ領域と、少
なくとも前記第二導電型ベース領域を突き抜け前記半導
体基板に達する第一トレンチと、その第一トレンチの内
壁に形成された絶縁膜と、その絶縁膜を介して前記半導
体基板および第二導電型ベース領域に対向して設けられ
たゲート電極と、少なくとも前記第一導電型エミッタ領
域を突き抜け第二導電型ベース領域に達する第二トレン
チと、その第二トレンチの内部に第二導電型ベース領域
および第一導電型エミッタ領域に接して設けられたエミ
ッタ電極と、半導体基板の裏面側に設けられたコレクタ
電極とを備えることを特徴とするＭＩＳ半導体装置。 - 【請求項１６】第一トレンチと第二トレンチとの間隔t
が１０μm 以下であることを特徴とする請求項１５に記
載のＭＩＳ半導体装置。 - 【請求項１７】第二導電型ベース領域の不純物濃度が１
０15〜１０18個／cm 3 の範囲内にあることを特徴とする
請求項１ないし１６のいずれかに記載のＭＩＳ半導体装
置。 - 【請求項１８】半導体基板の裏面側に第二導電型コレク
タ領域を備えることを特徴とする請求項１ないし１７の
いずれかに記載のＭＩＳ半導体装置。 - 【請求項１９】第一導電型半導体基板上に絶縁膜を介し
て形成されたゲート電極と、ゲート電極の側面および上
面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成され
た第一導電型薄膜半導体層と、ゲート電極の側部を伝っ
て半導体基板と第一導電型薄膜半導体層とを接続する連
結半導体部と、ゲート電極上方の薄膜半導体層の一部に
薄膜半導体層を横断して形成された第二導電型ベース領
域と、薄膜半導体層の連結半導体部から遠い側の端部に
形成された第一導電型エミッタ領域と、第一導電型エミ
ッタ領域と第二導電型ベース領域とに共に接触して設け
られたエミッタ電極と、半導体基板の裏面側に形成され
たコレクタ電極とを備えたＭＩＳ半導体装置の製造方法
において、第一導電型半導体基板上に連結半導体部と薄
膜半導体層とをエピタキシャル成長により形成すること
を特徴とするＭＩＳ半導体装置の製造方法。 - 【請求項２０】第一導電型半導体基板上に絶縁膜を介し
て形成されたエミッタ電極と、エミッタ電極の側面を覆
う絶縁膜と、エミッタ電極上に形成された第一導電型薄
膜半導体層と、エミッタ電極の側部を伝って半導体基板
と第一導電型薄膜半導体層とを接続する連結半導体部
と、エミッタ電極上の薄膜半導体層の一部に薄膜半導体
層を横断して形成された第二導電型ベース領域と、薄膜
半導体層の連結半導体部から遠い側の端部に形成された
第一導電型エミッタ領域と、第二導電型ベース領域上に
絶縁膜を介して設けられたゲート電極と、半導体基板の
裏面側に形成されたコレクタ電極とを備えたＭＩＳ半導
体装置の製造方法において、第一導電型半導体基板上に
連結半導体部と薄膜半導体層とをエピタキシャル成長に
より形成することを特徴とするＭＩＳ半導体装置の製造
方法。 - 【請求項２１】第一導電型半導体基板上に絶縁膜を介し
て形成されたゲート電極と、ゲート電極の側面および上
面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成され
た第一導電型薄膜半導体層と、ゲート電極の側部を伝っ
て半導体基板と第一導電型薄膜半導体層とを接続する連
結半導体部と、ゲート電極上方の薄膜半導体層の一部に
薄膜半導体層を横断して形成された第二導電型ベース領
域と、薄膜半導体層の連結半導体部から遠い側の端部に
形成された第一導電型エミッタ領域と、第一導電型エミ
ッタ領域と第二導電型ベース領域とに共に接触して設け
られたエミッタ電極と、半導体基板の裏面側に形成され
たコレクタ電極とを備えたＭＩＳ半導体装置の製造方法
において、第一導電型半導体基板上に薄膜半導体層をエ
ピタキシャル成長により形成することを特徴とするＭＩ
Ｓ半導体装置の製造方法。 - 【請求項２２】第一導電型半導体基板上に絶縁膜を介し
て形成されたエミッタ電極と、エミッタ電極の側面を覆
う絶縁膜と、エミッタ電極上に形成された第一導電型薄
膜半導体層と、エミッタ電極の側部を伝って半導体基板
と第一導電型薄膜半導体層とを接続する連結半導体部
と、エミッタ電極上の薄膜半導体層の一部に薄膜半導体
層を横断して形成された第二導電型ベース領域と、薄膜
半導体層の連結半導体部から遠い側の端部に形成された
第一導電型エミッタ領域と、第二導電型ベース領域上に
絶縁膜を介して設けられたゲート電極と、半導体基板の
裏面側に形成されたコレクタ電極とを備えたＭＩＳ半導
体装置の製造方法において、第一導電型半導体基板上に
マスクを形成する工程と、等方性エッチングをおこなう
工程と、酸化膜を形成する工程と、エッチングをおこな
った凹部にポリシリコンを充填する工程と、ポリシリコ
ン上に酸化膜を形成する工程と、エッチングされない第
一導電型半導体基板の表面上に薄膜半導体層とをエピタ
キシャル成長により形成する工程とを有することを特徴
とするＭＩＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353926A JP4783975B2 (ja) | 2000-11-21 | 2000-11-21 | Ｍｉｓ半導体装置およびその製造方法 |
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| JP2000353926A JP4783975B2 (ja) | 2000-11-21 | 2000-11-21 | Ｍｉｓ半導体装置およびその製造方法 |
Publications (2)
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|---|---|
| JP2002158356A true JP2002158356A (ja) | 2002-05-31 |
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ID=18826603
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|---|---|---|---|
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007043028A (ja) * | 2004-09-02 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
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