JPH03104961U - - Google Patents
Info
- Publication number
- JPH03104961U JPH03104961U JP1384290U JP1384290U JPH03104961U JP H03104961 U JPH03104961 U JP H03104961U JP 1384290 U JP1384290 U JP 1384290U JP 1384290 U JP1384290 U JP 1384290U JP H03104961 U JPH03104961 U JP H03104961U
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- printed circuit
- multilayer printed
- holes
- fitted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi-Conductor Connections (AREA)
- Connections Arranged To Contact A Plurality Of Conductors (AREA)
Description
第１図は本考案のＬＳＩ実装用パツケージの一
実施例の部分斜視図、第２図は第１図に示した実
施例における無はんだ接続用端子のスルーホール
への圧入状態を示す縦断面図である。 １０……スルーホール、１１……多層プリント
基板、１２……ＬＳＩパツケージ、１３……無は
んだ接続用端子。
実施例の部分斜視図、第２図は第１図に示した実
施例における無はんだ接続用端子のスルーホール
への圧入状態を示す縦断面図である。 １０……スルーホール、１１……多層プリント
基板、１２……ＬＳＩパツケージ、１３……無は
んだ接続用端子。
Claims (1)
- 多層プリント基板と、この多層プリント基板に
形成した導通を有する複数の貫通孔と、この貫通
孔に圧入した無はんだ接続用端子とを備えること
を特徴とするＬＳＩ実装用パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1384290U JPH03104961U (ja) | 1990-02-14 | 1990-02-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1384290U JPH03104961U (ja) | 1990-02-14 | 1990-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104961U true JPH03104961U (ja) | 1991-10-30 |
Family
ID=31517231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1384290U Pending JPH03104961U (ja) | 1990-02-14 | 1990-02-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104961U (ja) |
-
1990
- 1990-02-14 JP JP1384290U patent/JPH03104961U/ja active Pending