JPH0310513A - レジスタへの転送時のオーバーフロー検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル信号処理ＬＳＩにおけるレジスタへのデータ
転送時のオーバーフロー検出方法に関し、内部データバ
スの幅よりも語長の短いレジスタにデータ値を転送する
場合のオーバーフローを検出し、処理の安定化を図るこ
とを目的とし、データバスからバッファを介してレジス
タに接続される回路において、 入力データのオーバーフロービットを検出する検出回路
と、該検出回路からのオーバーフロー検出ビットＢと入
力データの符号ビットＳとにより制御ピッ）Ｓｏ、　５
１を送出する判定回路と、該制御ビットＳｏ、Ｓｔ　と
オーバーフロービットＢの制御により、バッファを経由
した入力データと上限値と下限値とを選択するセレクタ
とを備え、データバスからの入力データのオーバーフロ
ーを検出しない時は該データをレジスタに送出し、オー
バーフロー検出時は該データの上限値又は下限値をレジ
スタに送出するように構成する。

〔産業上の利用分野］ 本発明は、ディジタル信号処理ＬＳＩにおけるレジスタ
へのデータ転送時のオーバーフロー検出方法に関する。

ディジタル信号処理（ＤＳＰ）ＬＳＩは通信装置、ＮＣ
装置、画像処理等の様々な分野に用いられるようになっ
ている。さらに適用範囲の拡大に伴いＡＳＩＣ−ＤＳＰ
のように、応用ごとに最適化されたＤＳＰが開発されて
いる。このような最適化されたＤＳＰでは内部に様々な
種類の語長のレジスタを含んでいる。このような場合、
各レジスタが表現し得る数より大きな数のデータがレジ
スタに転送される可能性があり、この場合レジスタによ
るその後の計算が正しく行われなくなる。

通常数値演算を行う場合は、演算時に発生するオーバー
フロー等への対策はソフト等により行われている。しか
し演算した結果の転送については考慮されないか、ある
いは全てのレジスタが同じビット精度を持っているため
、オーバーフロー等への対策は行う必要がなかった。

しかしＤＳＰがＡＳＩＣ化するに伴い、フィルタ、エコ
ーキャンセラ等の特定用途にオーダーメイドしたＩＣ化
が必要になり、レジスタのビット長が必要最小限な大き
さとなり、転送時にオーバーフローが発生する可能性が
出てきている。

〔従来の技術］ −Ｍ的なりＳＰ　−ＬＳ　Ｉのブロック構成図を第５図
に示す。図において、２０はＤＳＰ・ＬＳＩ、２１は演
算ブロック、２２はアドレス演算ブロック、２３はプロ
グラムシーケンス制御ブロック、２４は特殊レジスタ／
カウンタブロック、２５は入出力インターフェイスブロ
ックを示し、各ブロックはデータバス２６により相互に
接続されている。

演算ブロック２１、入出力インターフェイスブロック２
５等にはそれぞれレジスタを有し、バッファを経由して
データバス２６に接続されている。データバス２６は３
２ビツトバス×２木から構成され、各レジスタはこれら
のデータバスからデータの供給を受けている。

〔発明が解決しようとする課題〕

しかしこれらの従来のレジスタは、全てのレジスタが同
じビット精度を持っているため、演算時に発生するオー
バーフロー等への対策は行われていなかった。したがっ
て演算時に発生するオーバーフロー等への対策は、転送
する前にデータの範囲を調べて範囲内にあるかどうかの
チエツクをソフトにより行っていた。

本発明は、ワード長の違うレジスタ間の転送が正しく行
われているかどうかを監視するため、転送によって生ず
るオーバーフローを検出する回路を設けて、レジスタ間
の処理の効率化を図ることを目的とする。

［課題を解決するための手段］ 本発明の原理構成図を第１図に示す。図において、１は
データバス、２はバッファ、３は検出回路、４は判定回
路、５は選択回路、６はレジスタ、７はオーバーフロー
検出回路を示す。

データバス１からバッファ２を介してレジスタ６に接続
されるオーバーフロー検出回路７において、検出回路３
はデータバス１からの符号ビットＳのデータにオーバー
フロービットがあるかどうかを検出し、オーバーフロー
ビットが存在すればアラーム信号を送出すると共に、検
出信号を判定回路４に送出して制御信号に変換して選択
回路５に入力する。選択回路５では判定回路４からの制
御信号により、バッファ２からのデータをそのまま通す
か、下限値のデータを通すか、上限値のデータを通すか
を選択してレジスタ６に送出する。

〔作用］ データバスとレジスタとの語長のフォーマントを第２図
に示す。図において、データバス１０語長の幅は符号ビ
ットＳを含み１３ビツトとし、レジスタ６のビット幅は
符号ビットＳを含み１０ビツトとし、データバスｌのビ
ット幅がレジスタのビット幅より３ビット大きいとする
。

データバスｌの斜線の部分のビットはオーバーフロービ
ットを示し、その他の部分のビットはすべてレジスタ６
で処理可能であるので、処理可能ビット数以上の斜線の
部分のビットが挿入された場合、これをオーバーフロー
ビットとして検出回路３で検出し、シーケンスコントロ
ール回路に信号を送出して分岐条件や割り込みのトリガ
として使用すると同時に、検出回路３からの検出信号と
符号ビットＳとの組み合わせにより判定回路４から制御
信号が選択回路５に送出され、選択回路５でオーバーフ
ローがない場合はバッファ２を経由したデータがそのま
まレジスタ６に送出され、オーバーフローが検出された
場合はオーバーフロー部分をカットして、下限値のデー
タか上限値のデータかをレジスタ６に送出する。したが
ってレジスタの処理能力以上のビット数のデータが入力
されても、オーバーフロ一部分をカットして処理するこ
とができる。

〔実施例］ 本発明の実施例の回路構成図を第３図に示す。

図において、１はデータバス、３は検出回路、４は判定
回路、５は選択回路、６はレジスタを示す。

検出回路３はデータバスｌのオーバーフロービット３ビ
ツトの検出回路を示し、符号ビットＳとオーバーフロー
ビットＢｌ、Ｂ２．Ｂ３の各々とのＥＸＯＲ回路１１，
１２．１３ト、各ＥＸｏＲ回路ノ出力の３人力ＯＲ回路
１４とからなり、符号ビットＳと３人力ＯＲ出力Ｂとを
判定回路４に入力する。

符号ビットＳとオーバーフロービット８１．Ｂ２．Ｂ３
とがそれぞれ同一であれば、即ち“Ｌｌ、ＬＬ”または
“ｏ、ｏ、ｏ、ｏ”であれば、検出信号Ｂは“０″　と
なり、オーバーフローの影響はないと判定するが、符号
ビットＳと他のオーバーフロービットＢｌ、　８２．８
３とが１つでも異なれば、即ち”１，０．０．１”　と
か、”０，１゜０．０”とかであれば、検出信号Ｂは“
１”となり、オーバーフロー有りと検出する。

判定回路４はアンド回路１５と１６と、インバータ１７
とからなり、検出回路３からの検出ビットＢと符号ビッ
トＳとを入力して制御信号Ｓ０，Ｓ１を出力する。即ち
検出ビットＢが“Ｏ″の場合は、符号ビットＳが“０″
でも“１”でも制御ピッ）ＳＯ，Ｓｔは必ず“０”にな
りオーバーフロー無しと判定するが、検出ピッ）Ｂが“
１”の場合は、オーバーフロー有りと判定して、符号ビ
ットＳとの組合わせにより制御ピッ）Ｓｏ、ＳＬが“０
”か“１”かになる。したがってオーバーフローが無い
場合は制御信号は送出されないが、オーバーフローが有
る場合は制御信号が送出される。

選択回路５はセレクタ１８からなり、判定回路４からの
制御ピッ）Ｓ０，Ｓ１により、オーバーフロー無しと判
定した場合は、バッファを経由したデータバスの信号を
レジスタ６に送出する。オーバーフロー有りと判定した
場合は制御ビン）Ｓｏ、ＳＬと検出ビットＢとの組合わ
せ信号により、下限値か上限値のビ・ノドデータを送出
する。符号ピッ＋−Ｓが“１″の場合は下限値は“１０
．００・・−００”になり、符号ビン）Ｓが“０″の場
合は上限値は“０１．１１−・−・１１″になる。

入力符号ビットＳと検出ピッ）Ｂと、制御ビットＳｏ、
　ＳＬ　と、セレクタからの出力データ即ちレジスタへ
の入力データとの関係は次の通りになる。

本発明のオーバーフロー検出回路を使用したアナログデ
ータ又はエコーキャンセラの出力波形の例を第４図に示
す。図において、入力データの振幅をビット長で示し、
時間軸と出力波形との関係を示すと、点線で示すオーバ
ーフロービット部分がカットされて上限値と下限値とに
囲まれた実線の出力波形がデータとして送出される。

〔発明の効果］ 以上のように本発明の回路を用いることにより転送によ
って生ずるオーバーフローをレジスタに人力する前に検
出出来、効率のよいデータ処理を行うことが出来る。

タブロック、２５は入出力インターフェイスフロック、
２６はデータバスを示す。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図はデータバスとレ
ジスタの語長フォーマット、第３図は実施例の回路構成
図、第４図は実施例のアナログデータ出力波形、第５図
は従来例のＤＳＰ−ＬＳＩのブロック構成図を示す。 図において、■はデータバス、２はバッファ、３は検出
回路、４は判定回路、５は選択回路、６はレジスタ、７
はオーバーフロー検出回路、１１゜１２、　Ｉ３はＥＸ
ＯＲ回路、１４は３人力ＯＲ回路、１５１６はアンド回
路、１７はインバータ、１８はセレクタを示す。また２
０はＤＳＰ・ＬＳＩ、２１は演算プロデータバス 本発明の原理構成図 第１図 実施例の回路構成図 第３図 データバスとレジスタの語長フォーマット第２図 ５７一

Claims (1)

1. 【特許請求の範囲】 データバス（１）からバッファ（２）を介してレジスタ
   （６）に接続される回路において、 入力データのオーバーフロービットを検出する検出回路
   （３）と、該検出回路（３）からのオーバーフロー検出
   ビットＢと入力データの符号ビットＳとにより制御ビッ
   トＳ０，Ｓ１を送出する判定回路（４）と、該制御ビッ
   トＳ０，Ｓ１とオーバーフロー検出ビットＢの制御によ
   り、バッファ（２）を経由した入力データと上限値と下
   限値とを選択するセレクタ（５）とを備え、 データバス（１）からの入力データのオーバーフローを
   検出しない時は該データをレジスタ（６）に送出し、オ
   ーバーフロー検出時は該データの上限値又は下限値をレ
   ジスタ（６）に送出することを特徴とするレジスタへの
   転送時のオーバーフロー検出方法。