JPH0844572A - 割込要因レジスタ回路 - Google Patents
割込要因レジスタ回路Info
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- JPH0844572A JPH0844572A JP6182120A JP18212094A JPH0844572A JP H0844572 A JPH0844572 A JP H0844572A JP 6182120 A JP6182120 A JP 6182120A JP 18212094 A JP18212094 A JP 18212094A JP H0844572 A JPH0844572 A JP H0844572A
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Abstract
(57)【要約】
【目的】 割込要因を保持している割込要因レジスタの
みをリセットして後から発生した割込みを認識可能と
し、上位装置の負担を軽減する。 【構成】 レジスタ１−ｉ（ｉ＝０〜７）各々の割込要
因レジスタ２−ｉは割込要因元からの割込みが入力され
ると、その割込要因を保持してラッチ回路３−ｉに出力
する。ラッチ回路３−ｉは入力された割込要因をオア回
路７に出力し、上位装置から入力されるＩ／Ｏリード信
号に応答して割込要因をラッチする。割込要因レジスタ
リセット回路４−ｉはラッチ回路３−ｉが割込要因をラ
ッチしかつＩ／Ｏリード信号が入力されたときにセット
される。立上り検出回路５−ｉがＩ／Ｏリード信号の立
上りを検出すると、アンド回路６−ｉはリセット信号を
割込要因レジスタ２−ｉ及び割込要因レジスタリセット
回路４−ｉに出力する。
みをリセットして後から発生した割込みを認識可能と
し、上位装置の負担を軽減する。 【構成】 レジスタ１−ｉ（ｉ＝０〜７）各々の割込要
因レジスタ２−ｉは割込要因元からの割込みが入力され
ると、その割込要因を保持してラッチ回路３−ｉに出力
する。ラッチ回路３−ｉは入力された割込要因をオア回
路７に出力し、上位装置から入力されるＩ／Ｏリード信
号に応答して割込要因をラッチする。割込要因レジスタ
リセット回路４−ｉはラッチ回路３−ｉが割込要因をラ
ッチしかつＩ／Ｏリード信号が入力されたときにセット
される。立上り検出回路５−ｉがＩ／Ｏリード信号の立
上りを検出すると、アンド回路６−ｉはリセット信号を
割込要因レジスタ２−ｉ及び割込要因レジスタリセット
回路４−ｉに出力する。
Description
【０００１】
【産業上の利用分野】本発明は割込要因レジスタ回路に
関し、特にＬＳＩ（大規模集積回路）に内蔵する非同期
系の割込要因の検出方法に関する。
関し、特にＬＳＩ（大規模集積回路）に内蔵する非同期
系の割込要因の検出方法に関する。
【０００２】
【従来の技術】従来、この種の割込要因の検出方法にお
いては、図４及び図５に示すように、割込みＩＮＴ０〜
ＩＮＴ７が発生し（図５ステップＳ１１）、その割込み
ＩＮＴ０〜ＩＮＴ７各々の割込要因が割込要因レジスタ
（ＲＳ−ＬＡＴＣＨ）１０−０〜１０−７に夫々保持さ
れると、オア回路１１を介して上位装置（図示せず）に
割込通知が出力される。
いては、図４及び図５に示すように、割込みＩＮＴ０〜
ＩＮＴ７が発生し（図５ステップＳ１１）、その割込み
ＩＮＴ０〜ＩＮＴ７各々の割込要因が割込要因レジスタ
（ＲＳ−ＬＡＴＣＨ）１０−０〜１０−７に夫々保持さ
れると、オア回路１１を介して上位装置（図示せず）に
割込通知が出力される。
【０００３】上位装置は割込通知を受取ると割込要因レ
ジスタ１０−０〜１０−７にＩ／Ｏリード信号を出力
し、Ｉ／Ｏデータバス１００を介して割込要因レジスタ
１０−０〜１０−７の内容を読出すことで（図５ステッ
プＳ１２）、割込要因を認識している。
ジスタ１０−０〜１０−７にＩ／Ｏリード信号を出力
し、Ｉ／Ｏデータバス１００を介して割込要因レジスタ
１０−０〜１０−７の内容を読出すことで（図５ステッ
プＳ１２）、割込要因を認識している。
【０００４】また、上位装置が割込要因レジスタ１０−
０〜１０−７の内容を全て読出してＩ／Ｏリードを終了
すると、割込要因レジスタ１０−０〜１０−７各々にリ
セット信号ＲＥＳＥＴを出力して割込要因レジスタ１０
−０〜１０−７各々の内容を夫々一律にリセットする
（図５ステップＳ１３）。
０〜１０−７の内容を全て読出してＩ／Ｏリードを終了
すると、割込要因レジスタ１０−０〜１０−７各々にリ
セット信号ＲＥＳＥＴを出力して割込要因レジスタ１０
−０〜１０−７各々の内容を夫々一律にリセットする
（図５ステップＳ１３）。
【０００５】つまり、上位装置は割込要因レジスタ１０
−０〜１０−７の内容を全て読出すと、割込要因レジス
タ１０−０〜１０−７に対して上位装置側から直接アド
レスを指定することで、割込要因レジスタ１０−０〜１
０−７の内容をリセットしている。
−０〜１０−７の内容を全て読出すと、割込要因レジス
タ１０−０〜１０−７に対して上位装置側から直接アド
レスを指定することで、割込要因レジスタ１０−０〜１
０−７の内容をリセットしている。
【０００６】上位装置は割込要因レジスタ１０−０〜１
０−７の内容をリセットすると、再度割込みの発生の検
出を行うようになっている。
０−７の内容をリセットすると、再度割込みの発生の検
出を行うようになっている。
【０００７】
【発明が解決しようとする課題】上述した従来の割込要
因の検出方法では、割込要因レジスタに対するＩ／Ｏリ
ードの終了後に割込要因レジスタの内容をリセットして
いるので、いつ発生するかわからない非同期系の割込要
因を検出する際にＩ／Ｏリードの終了と同時に割込みが
発生すると、全ての割込要因レジスタの内容がリセット
されてしまうため、後から発生した割込みを認識するこ
とができなくなる。
因の検出方法では、割込要因レジスタに対するＩ／Ｏリ
ードの終了後に割込要因レジスタの内容をリセットして
いるので、いつ発生するかわからない非同期系の割込要
因を検出する際にＩ／Ｏリードの終了と同時に割込みが
発生すると、全ての割込要因レジスタの内容がリセット
されてしまうため、後から発生した割込みを認識するこ
とができなくなる。
【０００８】また、上位装置によるアドレス指定で割込
要因レジスタの内容をリセットする場合には、割込要因
レジスタの内容のリセットをソフトウェアによって制御
しているので、上位装置において複雑な処理が実行され
ていれば上位装置にかかる負担が大きくなる。
要因レジスタの内容をリセットする場合には、割込要因
レジスタの内容のリセットをソフトウェアによって制御
しているので、上位装置において複雑な処理が実行され
ていれば上位装置にかかる負担が大きくなる。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、割込要因を保持している割込要因レジスタのみを
リセットして後から発生した割込みを認識することがで
き、上位装置の負担を軽減することができる割込要因レ
ジスタ回路を提供することにある。
消し、割込要因を保持している割込要因レジスタのみを
リセットして後から発生した割込みを認識することがで
き、上位装置の負担を軽減することができる割込要因レ
ジスタ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明による割込要因レ
ジスタ回路は、各々割込要因を保持する複数の保持手段
と、前記複数の保持手段各々に対応して設けられかつ各
々上位装置からのＩ／Ｏリード信号に応答して対応する
保持手段の内容をラッチする複数のラッチ手段と、前記
割込要因が前記ラッチ手段にラッチされかつ前記Ｉ／Ｏ
リード信号によるリード動作の終了が検知されたときに
前記保持手段の内容をリセットする手段とを備えてい
る。
ジスタ回路は、各々割込要因を保持する複数の保持手段
と、前記複数の保持手段各々に対応して設けられかつ各
々上位装置からのＩ／Ｏリード信号に応答して対応する
保持手段の内容をラッチする複数のラッチ手段と、前記
割込要因が前記ラッチ手段にラッチされかつ前記Ｉ／Ｏ
リード信号によるリード動作の終了が検知されたときに
前記保持手段の内容をリセットする手段とを備えてい
る。
【００１１】本発明による他の割込要因レジスタ回路
は、上記の構成のほかに、前記複数の保持手段各々に対
応して設けられかつ前記Ｉ／Ｏリード信号によるリード
動作の終了を検知する手段を具備している。
は、上記の構成のほかに、前記複数の保持手段各々に対
応して設けられかつ前記Ｉ／Ｏリード信号によるリード
動作の終了を検知する手段を具備している。
【００１２】本発明による別の割込要因レジスタ回路
は、上記の構成のほかに、前記複数の保持手段各々に共
通に設けられかつ前記Ｉ／Ｏリード信号によるリード動
作の終了を検知する手段を具備している。
は、上記の構成のほかに、前記複数の保持手段各々に共
通に設けられかつ前記Ｉ／Ｏリード信号によるリード動
作の終了を検知する手段を具備している。
【００１３】
【作用】上位装置からのＩ／Ｏリード信号に応答して割
込要因レジスタの内容をラッチ回路にラッチし、そのラ
ッチ回路に割込要因がラッチされかつＩ／Ｏリード信号
が入力されたときに割込要因レジスタリセット回路をセ
ットする。
込要因レジスタの内容をラッチ回路にラッチし、そのラ
ッチ回路に割込要因がラッチされかつＩ／Ｏリード信号
が入力されたときに割込要因レジスタリセット回路をセ
ットする。
【００１４】立上り検出回路でＩ／Ｏリード動作の終了
が検知されたときに、割込要因レジスタリセット回路か
らのリセット信号をアンド回路を介して割込要因レジス
タ及び割込要因レジスタリセット回路に出力する。
が検知されたときに、割込要因レジスタリセット回路か
らのリセット信号をアンド回路を介して割込要因レジス
タ及び割込要因レジスタリセット回路に出力する。
【００１５】これによって、割込要因を保持している割
込要因レジスタのみのリセットが可能となり、後から発
生した割込みの認識が可能となる。また、割込要因が保
持された割込要因レジスタを自励式にリセットすること
で、上位装置の負担が軽減可能となる。
込要因レジスタのみのリセットが可能となり、後から発
生した割込みの認識が可能となる。また、割込要因が保
持された割込要因レジスタを自励式にリセットすること
で、上位装置の負担が軽減可能となる。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による割
込要因レジスタ回路はレジスタ１−ｉ（ｉ＝０〜７）か
ら構成されており、レジスタ１−ｉ各々は割込要因レジ
スタ（ＲＳ−ＬＡＴＣＨ）２−ｉと、ラッチ回路（Ｄ−
ＬＡＴＣＨ）３−ｉと、割込要因レジスタリセット回路
４−ｉと、立上り検出回路５−ｉと、アンド回路６−ｉ
とからなっている。
ック図である。図において、本発明の一実施例による割
込要因レジスタ回路はレジスタ１−ｉ（ｉ＝０〜７）か
ら構成されており、レジスタ１−ｉ各々は割込要因レジ
スタ（ＲＳ−ＬＡＴＣＨ）２−ｉと、ラッチ回路（Ｄ−
ＬＡＴＣＨ）３−ｉと、割込要因レジスタリセット回路
４−ｉと、立上り検出回路５−ｉと、アンド回路６−ｉ
とからなっている。
【００１８】尚、図１においてはレジスタ１−０の割込
要因レジスタ２−０、ラッチ回路３−０、割込要因レジ
スタリセット回路４−０、立上り検出回路５−０、アン
ド回路６−０のみを図示している。
要因レジスタ２−０、ラッチ回路３−０、割込要因レジ
スタリセット回路４−０、立上り検出回路５−０、アン
ド回路６−０のみを図示している。
【００１９】レジスタ１−ｉ各々の割込要因レジスタ２
−ｉはノア回路２ａ−ｉ，２ｂ−ｉ（ノア回路２ａ−１
〜２ａ−７，２ｂ−１〜２ｂ−７は図示せず）からなる
ＲＳ−ＬＡＴＣＨで構成され、夫々対応する割込要因元
に接続されている。
−ｉはノア回路２ａ−ｉ，２ｂ−ｉ（ノア回路２ａ−１
〜２ａ−７，２ｂ−１〜２ｂ−７は図示せず）からなる
ＲＳ−ＬＡＴＣＨで構成され、夫々対応する割込要因元
に接続されている。
【００２０】また、割込要因レジスタ２−ｉは割込要因
元からの割込みＩＮＴ０〜ＩＮＴ７が入力されると、そ
の割込要因を保持するとともに、その割込要因をラッチ
回路３−ｉに出力する。
元からの割込みＩＮＴ０〜ＩＮＴ７が入力されると、そ
の割込要因を保持するとともに、その割込要因をラッチ
回路３−ｉに出力する。
【００２１】ラッチ回路３−ｉは割込要因レジスタ２−
ｉから割込要因が入力されると、その割込要因をオア回
路７に出力する。また、ラッチ回路３−ｉは上位装置
（図示せず）からＩ／Ｏリード信号ＩＯＲＤが入力され
ると、そのＩ／Ｏリード信号ＩＯＲＤに応答して割込要
因レジスタ２−ｉの内容をラッチするとともに、その内
容をＩ／Ｏデータバス１００上に出力する。
ｉから割込要因が入力されると、その割込要因をオア回
路７に出力する。また、ラッチ回路３−ｉは上位装置
（図示せず）からＩ／Ｏリード信号ＩＯＲＤが入力され
ると、そのＩ／Ｏリード信号ＩＯＲＤに応答して割込要
因レジスタ２−ｉの内容をラッチするとともに、その内
容をＩ／Ｏデータバス１００上に出力する。
【００２２】さらに、ラッチ回路３−ｉはＩ／Ｏリード
信号ＩＯＲＤに応答してラッチした割込要因レジスタ２
−ｉの内容を割込要因レジスタリセット回路４−ｉに出
力する。
信号ＩＯＲＤに応答してラッチした割込要因レジスタ２
−ｉの内容を割込要因レジスタリセット回路４−ｉに出
力する。
【００２３】割込要因レジスタリセット回路４−ｉはア
ンド回路４ａ−ｉ（アンド回路４ａ−１〜４ａ−７は図
示せず）とノア回路４ｂ−ｉ，４ｃ−ｉ（ノア回路４ｂ
−１〜４ｂ−７，４ｃ−１〜４ｃ−７は図示せず）とか
らなる。
ンド回路４ａ−ｉ（アンド回路４ａ−１〜４ａ−７は図
示せず）とノア回路４ｂ−ｉ，４ｃ−ｉ（ノア回路４ｂ
−１〜４ｂ−７，４ｃ−１〜４ｃ−７は図示せず）とか
らなる。
【００２４】割込要因レジスタリセット回路４−ｉはラ
ッチ回路３−ｉが割込要因レジスタ２−ｉに保持された
割込要因をラッチしかつ上位装置からＩ／Ｏリード信号
ＩＯＲＤが入力されたときにセットされ、アンド回路６
−ｉに“１”を出力する。
ッチ回路３−ｉが割込要因レジスタ２−ｉに保持された
割込要因をラッチしかつ上位装置からＩ／Ｏリード信号
ＩＯＲＤが入力されたときにセットされ、アンド回路６
−ｉに“１”を出力する。
【００２５】立上り検出回路５−ｉは上位装置からのＩ
／Ｏリード信号ＩＯＲＤの立上りを検出すると、アンド
回路６−ｉに“１”を出力する。アンド回路６−ｉは割
込要因レジスタリセット回路４−ｉ及び立上り検出回路
５−ｉから“１”が入力されると、リセット信号を割込
要因レジスタ２−ｉ及び割込要因レジスタリセット回路
４−ｉに出力する。
／Ｏリード信号ＩＯＲＤの立上りを検出すると、アンド
回路６−ｉに“１”を出力する。アンド回路６−ｉは割
込要因レジスタリセット回路４−ｉ及び立上り検出回路
５−ｉから“１”が入力されると、リセット信号を割込
要因レジスタ２−ｉ及び割込要因レジスタリセット回路
４−ｉに出力する。
【００２６】上述した割込要因レジスタ回路においては
レジスタ１−ｉ各々が１つの割込要因について検出を行
うよう構成されており、図１では割込要因レジスタ回路
が８個のレジスタ１−ｉで構成されているので、１バイ
ト分の割込要因を認識することができる。
レジスタ１−ｉ各々が１つの割込要因について検出を行
うよう構成されており、図１では割込要因レジスタ回路
が８個のレジスタ１−ｉで構成されているので、１バイ
ト分の割込要因を認識することができる。
【００２７】図２は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
ーチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
【００２８】各レジスタ１−ｉは割込みＩＮＴ０〜ＩＮ
Ｔ７が発生するまで割込入力の検出を行い（図２ステッ
プＳ１）、割込みＩＮＴ０〜ＩＮＴ７が発生すると、オ
ア回路７を介して上位装置に割込みの発生を通知する。
Ｔ７が発生するまで割込入力の検出を行い（図２ステッ
プＳ１）、割込みＩＮＴ０〜ＩＮＴ７が発生すると、オ
ア回路７を介して上位装置に割込みの発生を通知する。
【００２９】上位装置は割込み発生の通知を受取ると、
各レジスタ１−ｉの割込要因レジスタ２−ｉの内容を読
出すためにＩ／Ｏリード信号ＩＯＲＤを出力する。各レ
ジスタ１−ｉは上位装置からのＩ／Ｏリード信号ＩＯＲ
Ｄが入力されると（図２ステップＳ２）、割込要因レジ
スタ２−ｉの内容をラッチ回路３−ｉにラッチする（図
２ステップＳ３）。
各レジスタ１−ｉの割込要因レジスタ２−ｉの内容を読
出すためにＩ／Ｏリード信号ＩＯＲＤを出力する。各レ
ジスタ１−ｉは上位装置からのＩ／Ｏリード信号ＩＯＲ
Ｄが入力されると（図２ステップＳ２）、割込要因レジ
スタ２−ｉの内容をラッチ回路３−ｉにラッチする（図
２ステップＳ３）。
【００３０】割込要因レジスタリセット回路４−ｉは上
位装置からのＩ／Ｏリード信号ＩＯＲＤが入力される
と、自レジスタが割込みＩＮＴ０〜ＩＮＴ７が入力され
たレジスタか否かを判断する（図２ステップＳ４）。
位装置からのＩ／Ｏリード信号ＩＯＲＤが入力される
と、自レジスタが割込みＩＮＴ０〜ＩＮＴ７が入力され
たレジスタか否かを判断する（図２ステップＳ４）。
【００３１】割込要因レジスタリセット回路４−ｉは自
レジスタを割込みＩＮＴ０〜ＩＮＴ７が入力されたレジ
スタであると判断すると、リセット信号を出力する状態
にセットされ（図２ステップＳ５）、アンド回路６−ｉ
に“１”を出力する。
レジスタを割込みＩＮＴ０〜ＩＮＴ７が入力されたレジ
スタであると判断すると、リセット信号を出力する状態
にセットされ（図２ステップＳ５）、アンド回路６−ｉ
に“１”を出力する。
【００３２】また、割込要因レジスタリセット回路４−
ｉは自レジスタを割込みＩＮＴ０〜ＩＮＴ７が入力され
たレジスタではないと判断すると、リセット信号を出力
する状態にはセットされない。よって、レジスタ１−ｉ
は割込みＩＮＴ０〜ＩＮＴ７の入力の検出処理に戻る。
ｉは自レジスタを割込みＩＮＴ０〜ＩＮＴ７が入力され
たレジスタではないと判断すると、リセット信号を出力
する状態にはセットされない。よって、レジスタ１−ｉ
は割込みＩＮＴ０〜ＩＮＴ７の入力の検出処理に戻る。
【００３３】この後、立上り検出回路５−ｉは上位装置
によるＩ／Ｏリードの終了、つまりＩ／Ｏリード信号Ｉ
ＯＲＤの立上りを検出すると、アンド回路６−ｉに
“１”を出力する。
によるＩ／Ｏリードの終了、つまりＩ／Ｏリード信号Ｉ
ＯＲＤの立上りを検出すると、アンド回路６−ｉに
“１”を出力する。
【００３４】これによって、アンド回路６−ｉには割込
要因レジスタリセット回路４−ｉ及び立上り検出回路５
−ｉから“１”が入力されるので、リセット信号が割込
要因レジスタ２−ｉ及び割込要因レジスタリセット回路
４−ｉに出力され、夫々リセットされる（図２ステップ
Ｓ６）。
要因レジスタリセット回路４−ｉ及び立上り検出回路５
−ｉから“１”が入力されるので、リセット信号が割込
要因レジスタ２−ｉ及び割込要因レジスタリセット回路
４−ｉに出力され、夫々リセットされる（図２ステップ
Ｓ６）。
【００３５】また、上位装置によるＩ／Ｏリードの最中
に他のレジスタに対して割込みが発生しても、割込要因
レジスタリセット回路４−ｉは自レジスタが割込要因を
保持したレジスタであると判断し、かつＩ／Ｏリード信
号ＩＯＲＤが入力されたときにセットされるので、上位
装置によるＩ／Ｏリードの最中に発生した割込要因がリ
セットされることはない。
に他のレジスタに対して割込みが発生しても、割込要因
レジスタリセット回路４−ｉは自レジスタが割込要因を
保持したレジスタであると判断し、かつＩ／Ｏリード信
号ＩＯＲＤが入力されたときにセットされるので、上位
装置によるＩ／Ｏリードの最中に発生した割込要因がリ
セットされることはない。
【００３６】このＩ／Ｏリードの最中に発生した割込要
因は、次の割込通知による上位装置からのＩ／Ｏリード
信号ＩＯＲＤの受信時にリセットされる。
因は、次の割込通知による上位装置からのＩ／Ｏリード
信号ＩＯＲＤの受信時にリセットされる。
【００３７】図３は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は立
上り検出回路９を各レジスタ８−ｊ（ｊ＝０，１，２，
３）間で共通化した以外は本発明の一実施例と同様の構
成となっており、同一構成要素には同一符号を付してあ
る。また、同一構成要素の動作は本発明の一実施例の動
作と同様である。
ロック図である。図において、本発明の他の実施例は立
上り検出回路９を各レジスタ８−ｊ（ｊ＝０，１，２，
３）間で共通化した以外は本発明の一実施例と同様の構
成となっており、同一構成要素には同一符号を付してあ
る。また、同一構成要素の動作は本発明の一実施例の動
作と同様である。
【００３８】本発明の他の実施例では立上り検出回路９
を各レジスタ８−ｊ間で共通化することによって、回路
規模の縮小化を図ることができる。尚、本発明の他の実
施例では４つの割込要因を認識することができる。
を各レジスタ８−ｊ間で共通化することによって、回路
規模の縮小化を図ることができる。尚、本発明の他の実
施例では４つの割込要因を認識することができる。
【００３９】このように、上位装置からのＩ／Ｏリード
信号ＩＯＲＤに応答して割込要因レジスタ２−ｉの内容
をラッチ回路３−ｉにラッチし、そのラッチ回路３−ｉ
に割込要因がラッチされかつ立上り検出回路５−ｉ，９
でＩ／Ｏリード信号ＩＯＲＤによるリード動作の終了が
検知されたときに割込要因レジスタリセット回路４−ｉ
及びアンド回路６−ｉで割込要因レジスタ２−ｉの内容
をリセットすることによって、割込要因を保持している
割込要因レジスタ２−ｉのみをリセットして後から発生
した割込みを認識することができる。
信号ＩＯＲＤに応答して割込要因レジスタ２−ｉの内容
をラッチ回路３−ｉにラッチし、そのラッチ回路３−ｉ
に割込要因がラッチされかつ立上り検出回路５−ｉ，９
でＩ／Ｏリード信号ＩＯＲＤによるリード動作の終了が
検知されたときに割込要因レジスタリセット回路４−ｉ
及びアンド回路６−ｉで割込要因レジスタ２−ｉの内容
をリセットすることによって、割込要因を保持している
割込要因レジスタ２−ｉのみをリセットして後から発生
した割込みを認識することができる。
【００４０】また、割込みＩＮＴ０〜ＩＮＴ７の発生時
にその割込要因が保持された割込要因レジスタ２−ｉを
自励式にリセットすることによって、上位装置の負担を
軽減することができる。さらに、非同期の割込要因レジ
スタ２−ｉをまとめることで、アドレスを有効活用する
ことができる。
にその割込要因が保持された割込要因レジスタ２−ｉを
自励式にリセットすることによって、上位装置の負担を
軽減することができる。さらに、非同期の割込要因レジ
スタ２−ｉをまとめることで、アドレスを有効活用する
ことができる。
【００４１】
【発明の効果】以上説明したように本発明によれば、各
々割込要因を保持する複数の保持手段の内容を上位装置
からのＩ／Ｏリード信号に応答して対応するラッチ手段
にラッチし、割込要因がラッチ手段にラッチされかつＩ
／Ｏリード信号によるリード動作の終了が検知されたと
きに保持手段の内容をリセットすることによって、割込
要因を保持している保持手段のみをリセットして後から
発生した割込みを認識することができ、上位装置の負担
を軽減することができるという効果がある。
々割込要因を保持する複数の保持手段の内容を上位装置
からのＩ／Ｏリード信号に応答して対応するラッチ手段
にラッチし、割込要因がラッチ手段にラッチされかつＩ
／Ｏリード信号によるリード動作の終了が検知されたと
きに保持手段の内容をリセットすることによって、割込
要因を保持している保持手段のみをリセットして後から
発生した割込みを認識することができ、上位装置の負担
を軽減することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すフローチャート
である。
である。
【図３】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の動作を示すフローチャートである。
１−０〜１−７，８−０〜８−３ レジスタ ２−０ 割込要因レジスタ ２ａ−０，２ｂ−０，４ｂ−０，４ｃ−０ ノア回路 ３−０ ラッチ回路 ４−０ 割込要因レジスタリセット回路 ５−０，９ 立上り検出回路 ４ａ−０，６−０ アンド回路 ７ オア回路
Claims (3)
- 【請求項１】 各々割込要因を保持する複数の保持手段
と、前記複数の保持手段各々に対応して設けられかつ各
々上位装置からのＩ／Ｏリード信号に応答して対応する
保持手段の内容をラッチする複数のラッチ手段と、前記
割込要因が前記ラッチ手段にラッチされかつ前記Ｉ／Ｏ
リード信号によるリード動作の終了が検知されたときに
前記保持手段の内容をリセットする手段とを有すること
を特徴とする割込要因レジスタ回路。 - 【請求項２】 前記複数の保持手段各々に対応して設け
られかつ前記Ｉ／Ｏリード信号によるリード動作の終了
を検知する手段を含むことを特徴とする請求項１記載の
割込要因レジスタ回路。 - 【請求項３】 前記複数の保持手段各々に共通に設けら
れかつ前記Ｉ／Ｏリード信号によるリード動作の終了を
検知する手段を含むことを特徴とする請求項１記載の割
込要因レジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18212094A JP3186449B2 (ja) | 1994-08-03 | 1994-08-03 | 割込要因レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18212094A JP3186449B2 (ja) | 1994-08-03 | 1994-08-03 | 割込要因レジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844572A true JPH0844572A (ja) | 1996-02-16 |
| JP3186449B2 JP3186449B2 (ja) | 2001-07-11 |
Family
ID=16112686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18212094A Expired - Fee Related JP3186449B2 (ja) | 1994-08-03 | 1994-08-03 | 割込要因レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186449B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0911733A3 (de) * | 1997-09-09 | 2002-01-30 | Infineon Technologies AG | Schaltungsanordnung zur Erzeugung eines Interruptsignals für einen Mikroprozessor |
| US6449675B1 (en) * | 1999-06-29 | 2002-09-10 | Motorola, Inc. | Multifield register having a selection field for selecting a source of an information field |
| JP2022507707A (ja) * | 2018-11-19 | 2022-01-18 | ザイリンクス インコーポレイテッド | 集積回路中の算出ユニットをプログラムおよび制御すること |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219131A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | 割込み原因レジスタ構成方式 |
| JPS63732A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | 割り込み要因レジスタ制御方式 |
-
1994
- 1994-08-03 JP JP18212094A patent/JP3186449B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219131A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | 割込み原因レジスタ構成方式 |
| JPS63732A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | 割り込み要因レジスタ制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0911733A3 (de) * | 1997-09-09 | 2002-01-30 | Infineon Technologies AG | Schaltungsanordnung zur Erzeugung eines Interruptsignals für einen Mikroprozessor |
| US6449675B1 (en) * | 1999-06-29 | 2002-09-10 | Motorola, Inc. | Multifield register having a selection field for selecting a source of an information field |
| JP2022507707A (ja) * | 2018-11-19 | 2022-01-18 | ザイリンクス インコーポレイテッド | 集積回路中の算出ユニットをプログラムおよび制御すること |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186449B2 (ja) | 2001-07-11 |
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