JPH03105546A - 多重化共有メモリ制御方法、多重化共有メモリシステムおよび共有メモリ拡張方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の処理装置間で共有され、かつ、高信頼
化のために多重化された記憶装置（多重化共有メモリ）
の制御方式に関する。

［従来の技術］ 共有メモリの基本構或方式には、特開昭５８−１６３６
２号（以下，公知例１という）に開示される如く、処理
装置Ｎ台に対し共有メモリ２台という、二重化共有メモ
リ方式がある。

また、別の方式として、特開昭５７−１８９２５７号（
以下、公知例２という）に開示される如く、処理装置Ｎ
台に対し共有メモリＮ台という多重化共有メモリ方式が
ある。

［発明が解決しようとする課題］ 上記従来の共有メモリの基本構戊方式は以下のような欠
点を有する。

すなわち、公知例１の方式では、複数の処理装置の読出
しが各メモリ装置に集中するため、処理装置（ＣＰＵ）
が待たされ処理能力が低下する。

また、処理装置の台数が増加すると共有メモリとの物理
的距離が大きくなるため，読出し時間が長いという欠点
がある。

公知例２の方式では、全ての処理装置が共有メモリを持
つためコストが高くなる。また、複数の処理装置中の一
部の処理装置が、入出力専用のフロントエンドプロセッ
サである場合、あるいは従来からの機種である場合、こ
れらの処理装置にも全て同一容量の共有メモリを持たせ
ることは、コスト及び実装スペース及び互換性の関係で
困難であることが多い。

一方、共有メモリのアドレス方式としては、公知例１及
び公知例２共、複数処理装置間で共通のアドレスを用い
ている。このような方式では、プログラムの機能拡張を
行う場合、共有メモリ内の一部のテーブルの容量が増加
すると、そのテーブルより後ろのアドレスにあるテーブ
ルは全てアドレスがずれてしまうため、機能拡張の際に
は、全ての処理装置を同時に停止させて各ＣＰＵのプロ
グラムを同時に改造する必要があった。そのため、共有
メモリを使用するシステムではオンライン（ノンストッ
プ）での機能拡張が困難であるという欠点があった。

本発明の目的は、共有メモリの基本構成方式に関し、従
来技術の欠点をカバーし，性能，コスト，異種モデルＣ
ＰＵとの接続性に優れた高信頼多重化共有メモリ制御方
式を提供することにある。

本発明の他の目的は、アドレス方式に関し，従来技術の
欠点をカバーし、オンライン拡張性に優れた高信頼多重
化共有メモリ制御方式を提供することにある。

［課題を解決するための手段コ 上記目的を達或するために、本発明による多重化共有メ
モリ制御方式は、同一内容を記憶する少なくとも２個の
共有メモリを少なくとも３台のｃｐｕで共有する多重化
共有メモリ制御方式であって、前記少なくとも３台のＣ
ＰＵのうちの第１および第２のＣＰＵは前記少なくとも
２個の共有メモリの一つをそれぞれ内蔵し，共有メモリ
読みだし要求時は自ＣＰＵ内蔵の共有メモリをアクセス
し、前記少なくとも３台のＣＰＵのうちの第３のＣＰＵ
は、共有メモリを有さず、共有メモリ読みだし要求時は
前記第１および第２のＣＰＵが内蔵する共有メモリの少
なくとも一方をアクセスするようにしたものである。

前記第３のＣＰＵは、前記第工および第２のＣＰＵが内
蔵する共有メモリの一部のアドレス範囲のデータを記憶
する共有メモリを有してもよく，この場合には、共有メ
モリ読みだし要求時，当該一部のアドレス範囲内のデー
タについては自ＣＰＵ内蔵のメモリをアクセスし、アド
レス範囲外のデータについては前記第１または第２のＣ
ＰＵ内蔵の共有メモリの少なくとも一方をアクセスする
。

前記共有メモリへの書き込みアクセスは、共有メモリを
内蔵するすべてのＣＰＵの該当するアドレスに対して行
う。

好ましくは、前記第３のＣＰＵは、自ＣＰＵ内蔵の共有
メモリのアドレス範囲を変更する際、アドレス範囲を再
設定した後、該再設定されたアドレス範囲のデータを前
記第１または第２のＣＰＵ内蔵の共有メモリから自ＣＰ
Ｕ内蔵の共有メモリにコピーする。

本発明による多重化共有メモリシステムは，複数の共有
メモリを複数のＣＰＵで共有する多重化共有メモリシス
テムにおいて、前記共有メモリを、ＣＰＵに内蔵する実
メモリにより構成し、共有メモリを内蔵するＣＰＵには
、ＣＰＵ間で共通な共有メモリアドレスを自ＣＰＵ内蔵
の実メモリのアドレスへ変換するアドレス変換機構を設
けたものである． 前記アドレス変換機構は自ＣＰＵに内蔵する共有メモリ
を当該ＣＰＵの主メモリ上に割り当てることもでき、こ
の場合、当該ＣＰＵによる自ＣＰＵ内共有メモリへのア
クセスは前記アドレス変換機構を介して行う。

本発明による他の多重化共有メモリシステムは、複数の
共有メモリを複数のＣＰＵで共有する多重化共有メモリ
システムにおいて、前記共有メモリを、ＣＰＵに内蔵す
る実メモリにより構戊し，共有メモリを内蔵するＣＰＵ
には、ＣＰＵ間で共通な仮想共有メモリアドレスを自Ｃ
ＰＵの実メモリアドレスへ変換するアドレス変換機構を
設け、共有メモリ内の拡張の対象となるテーブル類を、
予め共有メモリアドレス空間内に間隔を空けて配置して
おくものである。

本発明による共有メモリ拡張方式は、この多重化共有メ
モリシステムにおける共有メモリ拡張方式であって、ｌ
台のＣＰＵに内蔵の共有メモリのアクセスを停止し、当
該メモリのアドレス変換機構の対応関係を再設定した後
、他のオンライン運転中の共有メモリから該当する内容
を前記ｌ台のＣＰＵの実メモリにコピーすることにより
、当該共有メモリをオンライン運転に組み入れるように
するものである。

本発明によるさらに他の多重化共有メモリシステムは、
同一内容を記憶する少なくとも２個の共有メモリを少な
くとも３台のＣＰＵで共有する多重化共有メモリシステ
ムであって、前記少なくとも３台のＣＰＵのうち、第１
および第２のＣＰＵは前記少なくとも２個の共有メモリ
の一つをそれぞれ内蔵し、第３のＣＰＵからの読みだし
要求に応じて内蔵共有メモリの読みだしデータを当該第
３のＣＰＵに送出する手段を有し、前記第３のＣＰＵは
前記第１または第２ＣＰＵに対して当該共有メモリから
のデータの読みだしを要求し、該送出されたデータを読
み込む手段を有するものである。

このシステムにおいて、前記第３のＣＰＵは前記第１お
よび第２のＣＰＵに内蔵の共有メモリの双方からデータ
を読みだしうろことが好ましい。

また、前記第３のＣＰＵは、前記第ｌおよび第２のＣＰ
Ｕの各々からデータを読みだすためのデータパスを有す
ることが好ましい。

前記第１および第２のＣＰＵは、自ＣＰＵの共有メモリ
の読みだしデータを送出するデータパスを特定する手段
を有してもよい。

さらに、前記第３のＣＰＵは、前記第１および第２のＣ
ＰＵに内蔵の共有メモリの一部のアドレス範囲を自ＣＰ
Ｕ内蔵のメモリに割り付けるアドレス割付手段を有する
ことが好ましい。このアドレス割付手段は、当該第３の
ＣＰＵに割り付けるアドレス範囲をプログラムで設定可
能とすることができる。

なお、本明細書において、ｒＣＰＵに内蔵」とは、ＣＰ
Ｕと同一筐体内に内包されることを意味する。ｒ内蔵』
の好ましいＭＡ様としては、共有メモリは、ＣＰＵと同
一ボード上に実装され、あるいはマザーボード等を介し
て接続されるメモリボード上に実装される。

［作　用コ 本発明によれば、共有メモリの全範囲は少なくとも二重
化、部分的には多重化された不均等多重化共有メモリシ
ステムが実現される。

全範囲の共有メモリを有さないＣＰＵは、全範囲の共有
メモリを有するＣＰＵから、必要な共有メモリデータを
読みだすことができるので、全てのＣＰＵが同一の容量
の共有メモリを保有する必要がなくなり、極端なケース
は共有メモリを全く持たないＣＰＵも接続できるため，
性能、コストのバランスをフレキシブルにとることがで
きる。

共有メモリのデータ読みだし時に、読みだし要求アドレ
スが自ＣＰＵ内蔵の共有メモリのアドレス範囲内であれ
ば、内蔵共有メモリからデータを読みだすことができる
ので、共有メモリへの読出しが集中することがなく読み
だし時間が短縮される。

したがって、高速な共有メモリデータの読出しが必要な
ＣＰＵについては、共有メモリの全部または一部を自Ｃ
ＰＵに内蔵させることにより読みだし時間を短縮し、ま
た、共有メモリの実装スペース、コスト、互換性等の事
情により、共有メモリを持たないＣＰＵもシステムに内
包することができる。

さらに、共有メモリアドレスを全ＣＰＵに共通にしてお
き、各ＣＰＵ内蔵の実メモリアクセス時に共有メモリア
ドレスから実メモリアドレスへのアドレス変換を行う構
或により，共有メモリアドレスを共通にしたまま実アド
レスの変更が可能になる。すなわち，全ＣＰＵに共通な
共有メモリのアドレスが仮想アドレスになるため、各テ
ーブル毎にあらかじめ大きな仮想アドレスを設定してお
き、実際に使用する部分だけ実メモリに対応させておけ
ば拡張時には多重化された各々のメモリに対し順次実メ
モリを拡張しアドレス変換機構を再設定することにより
、オンラインでの共有メモリ拡張が可能となる。

なお、全範囲の共有メモリを内蔵するＣＰＵは前記第１
および第２のＣＰＵとして少なくとも２台用意し、かつ
、全範囲の共有メモリを有さない第３のＣＰＵは、第工
および第２のいずれからも共有メモリをアクセスできる
ので，一方の全範囲共有メモリの障害発生時にも，他方
の全範囲共有メモリを使用することができ、高信頼性の
システムを構築することができる。

（以下、余白） ［実施例］ 以下、本発明の実施例を図面により詳細に説明する。

第１図（ａ）はシステムの全体の概略構成を示し、同図
（ｂ）はＧＭＰ　１　’内の要部構或を示したものであ
る。

複数のＣＰＵは，二重化された共有メモリバス３Ａ，３
Ｂ（Ｇ−ＢＵＳ　　Ａ，Ｂ）を介して相互に接続される
．各ＣＰＵは、共有メモリバスとの接続機構１　（ＧＭ
Ｐ：Ｇｌｏｂａｌ　Ｍｅｍｏｒｙ　Ｐｏｒｔ）　．各Ｃ
ＰＵに内蔵の分散共有メモリ８　（　Ｇ　Ｍ　：　Ｇｌ
ｏｂａｌＭｅｍｏｒｙ）　．基本演算部５　（Ｂ　ＰＵ
：　ＢａｓｉｃＰｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）、主メ
モリ４　（Ｍ　Ｓ　：ＭａｉｎＳｔｏｒａｇｅ）から構
戊される。原則として，ＧＭＰは，共有メモリ読出しは
自ＣＰＵの内蔵のＧＭから行い、共有メモリ書込みは、
二重化されたＧ−ＢＵＳを利用して全ＣＰＵに分散され
たＧＭ全てに対して行う。

共有メモリ全エリアを有する少なくとも１台のＣＰＵ（
この例ではＣＰＵＩ）のＧＭＰはＧ−ＢＵＳＡに対して
ＧＭリードデータを送出する手段を持ち、同じく共用メ
モリ全エリアを有する他の少なくとも王台のＣＰＵ（こ
の例ではＣＰＵ２）のＧＭＰはＧ−ＢＵＳ　　Ｂに対し
てＧＭリードデータを送出する手段を持つ。

また，他のＣＰＵのＧＭＰにはＣＰＵＩ，２の共有メモ
リのアドレス範囲の中で、自ＣＰＵの内蔵のＧＭのアド
レス範囲を設定するアドレス割付手段としてのマッピン
グ手段２４　（ＧＭＡＰ）と，範囲外であればＧ−ＢＵ
Ｓを介して、前記リードデータ送出手段を有するＣＰＵ
Ｉ，２からデータを読出す手段を有する．さらに、全Ｃ
ＰＵで共通なＧ−ＢＵＳ上のアドレス（共通仮想アドレ
ス）を自ＣＰＵのＧＭの物理アドレスに変換するアドレ
ス変換機構１　８　（ＧＭＭＵ：　Ｇｌｏｂａｌ　Ｍｅ
ｍｏｒｙＭａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）をＧＭＰ内
に有する。

以下、本発明の実施例の詳細を説明する。

第２図は、ＣＰＵの内部の構成例を示す。システムバス
２　（ＳＹＳＢＵＳ）には，共有メモリバス接続機構１
　（ＧＭＰ）．主メモリ４　（ＭＳ）、共有メモリ８　
（ＧＭ）　、基本演算部５　（ＢＰＵ）、入出力バスア
ダプタ６　（ＩＯＡ）が接続される。

ＧＭＰは二重化された共有バス３Ａ，３Ｂ　（Ｇ−ＢＵ
Ｓ　　Ａ，Ｂ）と接続される。ＭＳとＧＭとは別々のメ
モリボードに実装してもよいが本実施例では同一のメモ
リボード内に実装され、アドレスによりＭＳとＧＭに分
けられている．（もちろん、ＧＭをＧＭＰの内部に実装
する例もあり得る。

）ＢＰＵは共有メモリをアクセスする場合，ＧＭＰに対
して起動（アドレス、書込みデータを含む）を発行し，
ＧＭＰはＳＹＳＢＵＳを経由して自ＣＰＵのＧＭをアク
セスあるいはＧ−ＢＵＳを経由して他ＣＰＵのＧＭをア
クセス後、応答（読出しデータを含む）をＢＰＵに返す
。

第３図は、共有メモリバス接統機構１　（ＧＭＰ）の内
部構成を示す。システムバススレーブインタフェース部
（ＳＹＳＢＵＳ　ＳＬＡＶＥ）　１　１はシステムバス
２からのアクセスを受付ける。起動制御部（ＲＥＱＣＴ
Ｌ）　１　２はこのアクセスの内容を判定し、アクセス
先を決定する。共有メモリバスマスターインタフェース
部（Ｇ−ＢＵＳ　ＭＡＳＴＥＲ）　１　３は前記起動制
御部工２の要求を受け，二重化された共有メモリバス３
Ａ，３Ｂへのアクセスを支援する。共有メモリバススレ
ーブインタフェース部（Ｇ−ＢＵＳＳＬＡＶＥ）　１　
４は、共有メモリバス３Ａ，３Ｂからのアクセスを受け
付け、処理すべきかどうかの判定を行う．システムバス
マスターインタフェース部（ＳＹＳＢＵＳ　ＭＡＳＴＥ
Ｒ）　１　９は、ローカルバス（ＬＯＣＡＬＢｕｓ）　
２　２を介して前記起動制御部ｌ２または共有メモリバ
ススレーブインタフェース部１４からの処理要求を受け
，システムバス２を介して自ＣＰＵ内のＧＭへの読出し
／書込み処理を行う。

第４図は、第３図に示した共有メモリ接続機構（ＧＭＰ
）内のシステムバススレーブインタフェース部１ｌの内
部構或を示す。システムバス２から起動情報（アドレス
（Ａ）　１　０　１、書込みデータ（ＶＤ）１０２、起
動信号（ＭＲＥＱ）　１　０　５、リザーブ信号（ＭＲ
ＳＶ）　１　０　４　）を受取り、アドＬｚＸ１０１が
ＧＭＰに割当てられた範囲の場合のみこれを受付け、起
動制御部１２とのインタフェース２０に起動情報（アド
レス１０８、書込みデータ１０９、起動信号１１２、リ
ザーブ信号１１１）を出力する。また，同インタフェー
ス２０から応答情報（読出しデータ（ＲＤ）　１　１　
０、応答信号（ＭＡＣＫ）１１３，エラー（ＭＥＲＲ）
信号１ｌ４）を受取り、システムバス２に応答情報（読
出しデータ１０３、応答信号１０６、エラー信号１０７
）を出力する。

第５図は，第３図に示した共有メモリ接続機構（ＧＭＰ
）内の起動制御部１２の内部構成を示す。

システムバススレーブインタフェース部１１とのインタ
フェース２０から、起動情報を受取り、後述の条件に従
って、アクセス先を決定し、共有メモリバスへアクセス
すべき場合はインタフェース２ｌに対して、内蔵共有メ
モリにアクセスすべき場合はインタフェース２２に起動
情報を出力し、応答情報を受取り，インタフェース２０
に応答情報を出力する．マッピング機構（ＭＡＰ）ｉ３
１は本発明の特徴部であり、アドレス１０８によってマ
ップを索引し、その内容をヒット信号１３３に出力する
．同信号が′１′の場合は、そのアドレスに対応する共
有メモリが内蔵共有メモリ上に存在することを意味し、
同信号が″Ｏ′の場合は、そのアドレスに対応する共有
メモリが内蔵共有メモリ上に存在しないことを意味する
。マップの設定はＣＰＵのシステムプログラムが行う。

設定タイミングはそのＣＰＵのイニシャライズ時、ある
いはそのＣＰＵの業務に従ってダイナミックに行うこと
ができる。

第６図は、第５図に示した起動制御部１２内の制御部１
３２のアクセス先決定論理を示す。ヒット信号が１０′
のときは共有メモリバスを介し外部の共有メモリにアク
セスする．ヒット信号が′１′かつ非リザーブアクセス
のとき、内蔵共有メモリにアクセスし，ライトの場合は
コヒーレンス保証のため外部の共有メモリにもライトす
る。

ヒット信号が′１′かつリザーブアクセスのとき、コヒ
ーレンス一致のため、リード／ライト共に、共有メモリ
バスをリザーブし、外部共有メモリと内蔵共有メモリに
アクセスする。

第７図は、第３図に示した共有メモリ接続機構（ＧＭＰ
）内の共有メモリバスマスターインタフェース部１３の
内部構或を示す。起動制御部１２ともインタフェース２
１から起動情報を受取り、二重化制御部（ＤＩＡＬ　Ｃ
ＴＬ）　１　４　０は、まず一方の共有メモリバス３Ａ
にインタフェース部２６Ａを介してアクセスし、正常応
答（メモリエラー信号１３８がＩ　Ｏ　＋で、メモリ応
答信号１３７がアサートされる応答）の場合、リードデ
ータ１４３Ａを含む応答情報をインタフェース２１に出
力する。

もし、異常応答（メモリエラー信号１３８が゛１′で、
メモリ応答信号１３７がアサートされる応答）の場合、
インタフェース部２６Ｂを介して共有メモリバス３Ｂに
アクセスする。もし、この後者のアクセスが正常応答で
あれば、インタフェース２１に正常応答（信号１２１が
′Ｏ′で信号１２０をアサート）を出力する（このとき
セレクタ１４１はリードデータ１４３Ｂを選択）。しか
し，この後者のアクセスも異常応答であれば，インタフ
ェース２１に異常応答（信号１２１が′１′で信号１２
０をアサート）を出力する。

共有メモリバス制御１４２は共有メモリバスの占有及び
転送を制御する。バス占有要求償号１３９はＣＰＵＩ台
毎に対応して１本準備されている。なお、アドレス／デ
ータ（ＡＤ）信号１３４はアドレス／書込みデータ／リ
ードデータを時分割に転送するバスである． 第８図に、共有メモリバスの占有及び転送のタイムチャ
ートを示す。ＣＰＵｉのバス占有要求ＢＲＥＱｉがアサ
ートされると，時間Ｔエ経過後，各ＣＰＵは新たなパス
占有要求を出さないＨＯＬＤモードになり、Ｔ２経過後
、占有要求をアサートしているＣＰＵの中で最も優先順
位の高いＣＰＵがバスを占有し、アドレスをバス１３４
にオンバスし、起動信号１３６をアサートし転送を開始
する。応答信号１３７がアサートされると、転送を終了
し、次のバス占有制御に移る。

第９図に、リザーブアクセスの場合の共有メモリバスの
占有及び転送のタイムチャートを示す。

通常の動作（第８図）との差は、リザーブ信号１３５が
アサートされるため，ｌ回目のアクセス（リードアクセ
ス）の応答時はバス占有はホールド状態のままとなるこ
とである。２回目のアクセス（ライトアクセス）の応答
時は、前記リザーブ信号１３５がネゲートされているた
め、次のバス占有制御に移る。

第１０図は、第３図に示した共有メモリ接続機構（ＧＭ
Ｐ）内の共有メモリバススレーブインタフェース部１４
の内部構成を示す。共有メモリバス３Ａのアドレス／デ
ータパス１３４上のアドレスはレジスタ１６３に、書込
みデータはレジスタ１６４に受信される．受信情報はチ
ェック機構１５９でチェックされ、エラー時は受信エラ
ー信号１６５がアサー卜される。制御部１　５　７　（
１５７ａ，１５７ｂを総称）は後述の条件に従って、受
信情報をローカルバス２２に起動情報として出力し、同
バスからの応答情報を、これも後述の条件に従って、共
有メモリバス３Ａに応答情報として出力する。

セレクタ１６０，１６１，１６２は、共有メモリバス３
Ａと３Ｂの選択を行う．ローカルバス２２の占有制御は
，バス占有要求信号１５１Ａ／１５１Ｂ及びバス占有許
可信号１５２Ａ／１５２Ｂによって制御される。サーバ
ーフラグ１５６Ａ／１５６Ｂは、本発明の特徴の一つで
あり、このスレーブインタフェース部１４が共有メモリ
パスのサーバーであることを指定するフラグである．設
定はシステムプログラムによってシステムのイニシャラ
イズ時に行われる。あるいはハードウェアで固定的に設
定される。

第１１図に、前記スレーブインタフェース部１４内の制
御部１５７の動作仕様（特にサーバーフラグ１５６Ａ，
１５６Ｂとの関係）を示す。非サーバー（前記サーバー
フラグ＝ＯＦＦ）の場合は、応答信号１３７　（ＭＡＣ
Ｋ）はオフのままである．エラー信号１３８　（ＭＥＲ
Ｒ）は受信エラ−（１６５）がオンのときアサー卜され
る。エラー信号１３８　（ＭＥＲＲ）は共有メモリバス
上でワイヤードオアされており、そのバス上で少なくと
も１台で受信エラーが検出されるとアサー卜されること
になる．コヒーレンス保持のため，ライト時は内蔵共有
メモリにライトアクセスが行われる．これに対し，サー
バー（前記サーバーフラグ＝ＯＮ）の場合は，応答信号
１３７　（ＭＡＣＫ）は、アサー卜される。また、サー
バーの場合はリードアクセスに対し、内蔵共有メモリを
リードし、リードデータをバス１３４に出力する。ライ
トアクセスに対しては、応答信号１３７がアサートされ
る以外，非サーバーの場合と同じである．サーバーフラ
グ１５６Ａ，１５６Ｂの設定例を第１２図に示す。設定
規則は、システムの中で１台の共有メモリ接続機構（Ｇ
ＭＰ）のサーバーフラグ１５６Ａがオン，他の１台の共
有メモリ接続機構（ＧＭＰ）のサーバーフラグ１５６Ｂ
がオン，他の全てのサーバーフラグはオフとする。即ち
，バスＡに対するサーバーｌ台、バスＢに対するサーバ
ー１台，他は非サーバーとする。システムプログラムは
、例えば立上げ時に自ＣＰＵの番号（プリント板上のス
イッチあるいはシステムファイル上に設定）をチェック
し、その内容によりサーバーフラグを設定、例えば、Ｃ
ＰＵ番号１ならばフラグ１５６Ａをオン、ＣＰＵ番号２
ならばフラグ１５６Ｂをオンするという固定的な設定方
式が考えられる．また，変形例として立上がった順序に
よる半固定的な設定方式でもよい。また、業務の変化に
よりダイナミックに変更する方式も可能である。あるい
は、サーバーフラグを書換え可能なフラグではなくハー
ドウェアで固定とし，ＣＰＵＩにはバスＡ用サーバー機
能付ＧＭＰを、ＣＰＵにはバスＢ用サーバー機能付ＧＭ
Ｐを、ＣＰＵ３〜Ｎにはサーバー機能不付ＧＭＰを使用
する方式でもよい。なお、いずれにせよ、サーバーとす
るＧＭＰのＣＰＵは、全エリアの共有メモリを有するも
のであることが望ましい。

第１３図は、第３図に示した共有メモリ接続機構（ＧＭ
Ｐ）内のシステムバスマスターインタフェース部１９の
内部構或を示す。ロー力ルバスアービタ１７４は、ロー
カルバスの占有要求１５１Ａ，１５１Ｂ，１２８を優先
判定し、ローカルバスの占有許可１５２Ａ，１５２Ｂ，
１２９のいずれかをアサー卜する．ローカルバスからの
アドレス１２２は、まずマッピング機構１７１により判
定される。本マッピング機構１７１は本発明の特徴の一
つであり、アドレスによってマップを索引し、その内容
をヒット信号１７５に出力する．同信号が′１′の場合
は、そのアドレスに対応する共有メモリが内蔵共有メモ
リ上に存在することを意味し、同信号が′Ｏ″の場合は
そのアドレスに対応する共有メモリが内蔵共有メモリに
存在しないことを意味する．本機構１７１は、第５＠中
の起動制御部ｌ２内のマッピング機構１３１と同一の機
能を有し、マップの設定方法や設定タイミングもこれに
類する。なお、全範囲の共有メモリを有するＣＰＵ、あ
るいは全く共有メモリを有さないＣＰＵについては、必
ずしもマッピング機構１３１，１７１は必要ない（常に
ヒット、または常にミスヒットだから）が、汎用性を考
慮して具備しておいてもよい． アドレス１２２は、メモリ管理機構（ＭＭＵ）１７２に
入力され、ここでアドレス変換が実施される．変換後ア
ドレスはＣＰＵ内システムパス２上のアドレス１０８と
して出力され、内蔵共有メモリのアクセスに使用される
。また，制御部１７３はローカルバス２２からの起動を
受付け、後述の条件に従ってシステムバス２へのアクセ
ス可否を判定し、アクセスすべき場合はシステムバス２
にアクセスし，最終的に応答をローカルバス２２に返す
． 第１４図に、前記マスターインタフェース部１９の制御
部１７３のシステムバス２へのアクセス可否判定条件を
示す．ヒット信号がｔ　Ｏ　Ｉのときはシステムバス２
へのアクセスは行わず、即応答を返す．同信号が′１′
のときはシステムバス２へのアクセスを行い、システム
バス２からの応答を待ってローカルバス２２への応答を
返す。

第１５図は、ＧＭＰ内マッピング機構１３１（第５図）
及び１７１（第１３図）の設定例を示す。設定例ａは全
ＣＰＵに共有メモリ全エリアを持たせた例で、これは前
記公知例２と同一になる。

設定例ｂは２台のＣＰＵに共有メモリ全エリアを持たせ
、他のＣＰＵは共有メモリを持たない例で、前記公知例
ｌと類似である。しかし、本発明の場合は読出しは必ず
ＣＰＵに固定的に属した共有メモリ、具体的にはＣＰＵ
内蔵′共有メモリから読出すので，公知例１に比べ、読
出し時間が小さい利点がある。設定例Ｃは、４台のＣＰ
Ｕに共有メモリ全エリアを持たせ高速処理を行わせると
共に，残り２台のＣＰＵには共有メモリを内蔵させず、
ＣＰＵＩまたはＣＰＵ２の共有メモリを使用させる例で
ある，この例は、ＣＰＵ５、ＣＰＵ６の用途が入出力専
用であって内蔵共有メモリを持つと、コストパフォーマ
ンスの点で不利になるケースや、ＣＰＵ５、ＣＰＵ６が
異機種で内蔵共有メモリを持つことができないケースな
どに採用される．設定例ｄはＣＰＵＩ及びＣＰＵ２に共
有メモリ全エリアを持たせ、他のＣＰＵには業務上高速
読出しが必要なエリアのみ、内蔵共有メモリとして割当
て、他のエリアは、ＣＰＵＩまたはＣＰＵ２の共有メモ
リを読出すようにした例である。この設定は業務内容に
よりダイナミックに変更できる。ただし、ダイナミック
な変更を行う場合は，以下の手順が必要である。

第１６図は、内蔵共有メモリのエリアをダイナミックに
変更する際のシステムプログラムの手順を示す。まず，
ステップ１０１０にてマスターマップ（マッピング機構
１３１）をクリアする。これにより、以後、そのＣＰＵ
のプログラムは、内蔵共有メモリを使用しなくなる。ス
テップ１０２０でスレーブマップ（マッピング機構１７
１）をクリアする。これにより、内蔵共有メモリは共有
メモリバスから完全に切離される。ステップ１０３０で
スレーブマップを再設定する。

これにより内蔵共有メモリは再び共有メモリバスに接続
される。ステップ１０４０で、共有メモリ全エリアまた
は新規設定されたアドレス範囲のコピーを行うことによ
り、内蔵共有メモリの内容を、サーバーとなっているＣ
ＰＵの共有メモリの内容に一致させる。ステップ１０５
０でマスターマップの再設定を行い、そのＣＰＵのプロ
グラムは内蔵共有メモリを使用できるようになる。

第１７図は，共有メモリのコピーの手順を示す。

コピー要求元（受信側）は共有メモリバス３Ａ（または
Ｂ）を介してサーバーＡ（またはＢ）のＣＰＵに送信要
求を発行してコピーを要求する（ステップ１０４１）．
要求を受けたサーバーＣＰＵは、まず、コピーアドレス
を初期化し（ステップ１０４２）、共有メモリバスをリ
ザーブし，エアドレス分内蔵共有メモリを読みだして共
有メモリバスヘ送出する（ステップ１０４５）。受信側
では、このデータを自身の内蔵共有メモリに活気込む（
ステップ１０４４）。次に，コピーアドレスを更新して
（ステップ１０４５），共有メモリ前エリアのコピーが
終了するまで（ステップ１０４６）．前記ステップ１０
４３〜１０４５を繰り返す。コピー終了後、その旨共有
メモリバスに送出し（ステップ１０４７）．受信側はコ
ピー終了を確認する（ステップ１０４８）。このように
して，共有メモリの全エリアの内容を順にコピーする。

コピーの間、正規のアクセスも混在するが，ｌ回のコピ
ーアクセス毎に共有メモリバスをリザーブするため、不
一致は発生しない。また，１回のコピーアクセス完了毎
にリザーブを解除するため、正規のアクセスが待たされ
る時間は短くて済む。共有メモリの全エリアの一部をコ
ピーする場合には，送信側で全エリアのデータを送信し
、受信側で該当するアドレスのデータのみを自共有メモ
リに書き込む。この代わりに、一部のエリアのデータの
み送信側で送信するようにすることも可能である。

次に、第１８図及び第１９図により、ＧＭＰ内メモリ管
理機構１７２（第１３図）におけるアドレス変換の概念
を説明する。共有メモリ接続機構（ＧＭＰ）がシステム
バスから受取ったアドレス１８１は、そのまま共有メモ
リバスアドレス１８２となる．共有メモリアドレスは、
メモリ管理機構１７２本によってアドレス変換される。

変換後アドレス１８４本はシステムバス上のアドレスで
あり、ＣＰＵ内蔵共有メモリのアドレス１８５本である
。この中で、記号′＊′　を付したものは、多重化され
た共有メモリ毎に独立である。

即ち、共有メモリバスアドレスは多重化された共有メモ
リに共通のアドレスであるが，前記メモリ管理機構１７
２は、多重化された共有メモリ毎に設けられ、この機構
により実メモリアドレスが生威される。これは本発明の
特徴の一つであり、こうすることにより、各ＣＰＵのプ
ログラムが共通に利用する共有メモリアドレスを仮想化
すると共に、実メモリとの対応を多重化されたメモリ毎
に独立に設定できる。このため、オンライン拡張が可能
である。

第２０図に、オンライン拡張時のアドレス変換の対応を
示す。共有メモリ上のテーブルＡ，Ｂ，Ｃは，共有メモ
リバスアドレス即ち仮想アドレス上は、将来の拡張性を
考えあーらかじめ間隔を空けて配置し、アドレス変換機
能により実メモリ上には詰めて配置する。

今、例えばサポートする入出力機器数が増えたこと等の
理由で，テーブルＡを拡張したいとした場合、ＣＰＵｉ
をオンライン運転より切離した後、メモリボードを追加
しテーブルＡをテーブルＡ′に拡張し、アドレス変換の
対応を再設定する．その後、オンライン運転続行中の他
ＣＰＵの共有メモリより内容をコピーし、オンライン運
転に組入れる。コピーの際ＣＰＵ間で渡されるアドレス
はＣＰＵ間共通の仮想アドレスである。実メモリ上は、
テーブルＢ，Ｃのアドレスは変化しても、他ＣＰＵとの
共通アドレスは変化しないため、他ＣＰＵのプログラム
は処理続行できる，次に、順次、他のＣＰＵについてア
ドレス変換の対応を再設定し、テーブルＡ′の内容を前
記ＣＰＵｉの共有メモリからコピーする．このようにし
て、多重化された共有メモリを順次拡張する．全ての共
有メモリを拡張後、前記拡張されたテーブルＡ′を使用
し、機能拡張されたプログラムを、各ＣＰＵに順次ロー
ドする。こうすることにより，多重化共有メモリのオン
ライン拡張を行うことができる。

なお、上記実施例において、共通メモリバスＧ一ＢＵＳ
はケーブルを使用する他、バスユニット内に収納し、バ
スユニット内の基板上に形或する構或としてもよい。ま
た、バス型伝送路を示したが、リング型，一対一接続型
等、他の型の伝送路を採用してもよい。さらに、マツピ
ング機構１３ｌ，１７１は、変更が必要ない場合には，
ハードウエアにより固定的に設定してもよい。

［発明の効果］ 以上のように、本発明によれば、多重化共有メモリにお
いて全てのＣＰＵが同一の容量の共有メモリを保有する
必要がなくなり、性能，コストのバランスが最適でしか
も、互換性にも優れた、多重化共有メモリシステムを実
現することがはまできる．また、全ＣＰＵに共通な共有
メモリアドレスを仮想化し、かつ、実メモリとの対応を
実メモリ毎に独立再設定可能とすることにより、オンラ
イン（ノンストップ）での拡張を実現することができる
。

【図面の簡単な説明】

第１図は本発明によるシステムの全体構成を示すブロッ
ク図、第２図は第１図のＣＰＵの内部の構成例を示すブ
ロック図、第３図は共有メモリバス接続機構（ＧＭＰ）
の内部構或を示すブロック図、第４図はＧＭＰ内システ
ムパススレーブインタフェース部の内部構成を示すブロ
ック図、第５図はＧＭＰ内起動制御部の内部構戊を示す
ブロック図，第６図は前記制御部のアクセス先決定論理
の説明図、第７図はＧＭＰ内共有メモリバスマスターイ
ンタフェース部の内部構成を示すブロック図、第８図は
共有メモリバスのタイムチャート、第９図はリザーブア
クセスの場合の共有メモリバスのタイムチャート，第１
０図はＧＭＰ内共有メモリバススレーブインタフェース
部内部構或を示すブロック図、第１１図は前記スレーブ
インタフェース部の制御部の動作仕様の説明図、第１２
図は前記スレーブインタフェース部のサーバーフラグの
設定例の説明図、第１３図はＧＭＰ内システムバスマス
ターインタフェース部内部構戊を示すブロック図、第１
４図は前記マスターインタフェース部の制御部の動作条
件の説明図、第１５図はＧＭＰ内マッピング機構の設定
例の説明図、第１６図は内蔵共有メモリのエリアを変更
する際のシステムプログラムの手順のフローチャート、
第１７図は共有メモリのコピーの手順のフローチャート
、第１８図及び第１９図はＧＭＰ内メモリ管理機構の概
念の説明図、第２０図はオンライン拡張時のアドレス変
換による変換前後のアドレスの対応関係の説明図である
。 １・・・共有メモリバス接続機構（ＧＭＰ）、２・・・
システムバス（３Ａ　，　３Ｂ）・・・二重化された共
有メモリバス（Ｇ−ＢＵＳ　Ａ，Ｂ）、４・・・主メモ
リ（ＭＳ）、５・・・基本演算部（ＢＰＵ）、８・・・
共有メモリ（ＧＭ）、１１・・・システムバススレーブ
インタフェース部（ＳＹＳＢＵＳ　ＳＬＡＶＥ）、１２
　−・・起動制御部（ＲＥＱＣＴＬ）、１３・・・バス
マスターインタフェース部（Ｇ−ＢＵＳ　ＭＡＳＴＥＲ
）．　１４・・・共有メモリバススレーブインタフェー
ス部ＣＧ−ＢＵＳ　ＳＬＡＶＥ）、１８・７トレス変換
機ｆａ　（ＧＭＭＵ）、１９・・・システムバスマスタ
ーインタフェース部（ＳＹＳＢＵＳ　ＭＡＳＴＥＲ）．
　２４・・・マツピング手段（ＧＭＡＰ）．

Claims (1)

1. 【特許請求の範囲】 １、同一内容を記憶する少なくとも２個の共有メモリを
   少なくとも３台のＣＰＵで共有する多重化共有メモリ制
   御方式であって、 前記少なくとも３台のＣＰＵのうちの第１および第２の
   ＣＰＵは前記少なくとも２個の共有メモリの一つをそれ
   ぞれ内蔵し、共有メモリ読みだし要求時は自ＣＰＵ内蔵
   の共有メモリをアクセスし、 前記少なくとも３台のＣＰＵのうちの第３のＣＰＵは、
   共有メモリを有さず、共有メモリ読みだし要求時は前記
   第１および第２のＣＰＵが内蔵する共有メモリの少なく
   とも一方をアクセスすることを特徴とする多重化共有メ
   モリ制御方式。 ２、前記第３のＣＰＵは、前記第１および第２のＣＰＵ
   が内蔵する共有メモリの一部のアドレス範囲のデータを
   記憶する共有メモリを有し、共有メモリ読みだし要求時
   、当該一部のアドレス範囲内のデータについては自ＣＰ
   Ｕ内蔵のメモリをアクセスし、アドレス範囲外のデータ
   については前記第１または第２のＣＰＵ内蔵の共有メモ
   リの少なくとも一方をアクセスすることを特徴とする請
   求項１記載の多重化共有メモリ制御方式。 ３、前記共有メモリへの書き込みアクセスは、共有メモ
   リを内蔵するすべてのＣＰＵの該当するアドレスに対し
   て行うことを特徴とする請求項２または３記載の多重化
   共有メモリ制御方式。 ４、前記第３のＣＰＵは、自ＣＰＵ内蔵の共有メモリの
   アドレス範囲を変更する際、アドレス範囲を再設定した
   後、該再設定されたアドレス範囲のデータを前記第１ま
   たは第２のＣＰＵ内蔵の共有メモリから自ＣＰＵ内蔵の
   共有メモリにコピーすることを特徴とする請求項３記載
   の多重化共有メモリ制御方式。 ５、複数の共有メモリを複数のＣＰＵで共有する多重化
   共有メモリシステムにおいて、 前記共有メモリを、ＣＰＵに内蔵する実メモリにより構
   成し、共有メモリを内蔵するＣＰＵには、ＣＰＵ間で共
   通な共有メモリアドレスを自ＣＰＵ内蔵の実メモリのア
   ドレスへ変換するアドレス変換機構を設けたことを特徴
   とする多重化共有メモリシステム。 ６、前記アドレス変換機構は自ＣＰＵに内蔵する共有メ
   モリを当該ＣＰＵの主メモリ上に割り当て、当該ＣＰＵ
   による自ＣＰＵ内共有メモリへのアクセスは前記アドレ
   ス変換機構を介して行うことを特徴とする請求項５記載
   の多重化共有メモリシステム。 ７、複数の共有メモリを複数のＣＰＵで共有する多重化
   共有メモリシステムにおいて、 前記共有メモリを、ＣＰＵに内蔵する実メモリにより構
   成し、共有メモリを内蔵するＣＰＵには、ＣＰＵ間で共
   通な仮想共有メモリアドレスを自ＣＰＵの実メモリアド
   レスへ変換するアドレス変換機構を設け、共有メモリ内
   の拡張の対象となるテーブル類を、予め共有メモリアド
   レス空間内に間隔を空けて配置しておくことを特徴とす
   る共有メモリ拡張方式。 ８、請求項７記載の多重化共有メモリシステムにおける
   共有メモリ拡張方式であって、 １台のＣＰＵに内蔵の共有メモリのアクセスを停止し、
   当該メモリのアドレス変換機構の対応関係を再設定した
   後、他のオンライン運転中の共有メモリから該当する内
   容を前記１台のＣＰＵの実メモリにコピーすることによ
   り、当該共有メモリをオンライン運転に組み入れること
   を特徴とする共有メモリ拡張方式。 ９、同一内容を記憶する少なくとも２個の共有メモリを
   少なくとも３台のＣＰＵで共有する多重化共有メモリシ
   ステムであって、 前記少なくとも３台のＣＰＵのうち、第１および第２の
   ＣＰＵは前記少なくとも２個の共有メモリの一つをそれ
   ぞれ内蔵し、第３のＣＰＵからの読みだし要求に応じて
   内蔵共有メモリの読みだしデータを当該第３のＣＰＵに
   送出する手段を有し、 前記第３のＣＰＵは前記第１または第 ２ＣＰＵに対して当該共有メモリからのデータの読みだ
   しを要求し、該送出されたデータを読み込む手段を有す
   る ことを特徴とする多重化共有メモリシステム。 １０、前記第３のＣＰＵは前記第１および第２のＣＰＵ
   に内蔵の共有メモリの双方からデータを読みだしうるこ
   とを特徴とする請求項９記載の多重化共有メモリシステ
   ム。 １１、前記第３のＣＰＵは、前記第１および第２のＣＰ
   Ｕの各々からデータを読みだすためのデータパスを有す
   ることを特徴とする請求項９または１０記載の多重化共
   有メモリシステム。 １２、前記第１および第２のＣＰＵは、自ＣＰＵの共有
   メモリの読みだしデータを送出するデータパスを特定す
   る手段を有することを特徴とする請求項１１記載の多重
   化共有メモリシステム。 １３、前記第３のＣＰＵは、前記第１および第２のＣＰ
   Ｕに内蔵の共有メモリの一部のアドレス範囲を自ＣＰＵ
   内蔵のメモリに割り付けるアドレス割付手段を有するこ
   とを特徴とする請求項１２記載の多重化共有メモリシス
   テム。 １４、前記アドレス割付手段は、当該第３のＣＰＵに割
   り付けるアドレス範囲をプログラムで設定可能であるこ
   とを特徴とする請求項１３記載の多重化メモリシステム
   。