JPH01298457A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主メモリと関連する周辺装置を制御するための
少なくとも１個の制御ユニットとを相互接続するメイン
バスと；論理アドレス発生手段を存すると共に、前記論
理アドレスを受信して関連する物理アドレスに変換する
第１メモリ管理制御ユニットを有しているプロセッサと
；前記物理アドレスを前記主メモリに伝達すると共に前
記主メモリとプロセッサとの間にて関連データを通信す
る通信手段；とを具えているコンピュータシステムに関
するものである。

〔従来の技術〕

以下の説明はｌＥＣ８２１バス及びＩＥＥＥＰ１０１４
としても一般に知られている所謂ＶＭＥバス標準規格に
特に基づくものであり、これらの詳細についてはＶＭＥ
−バスマニュファクチャラーズグループにより１９８５
年２月に発行されたＶＭＥ−バス仕様マニュアルの改訂
版Ｃに記載されている。既知の如く、プロセッサはそれ
固有のフォアグラウンドメモリ、例えばキャッシュメモ
リを具えることができる。主メモリは、ことによるとメ
モリバンクで編成することのあるＲＡＭモジュールから
成り、このメモリは例えば１６Ｍバイトの容量を有して
いる。この場合には原則として２４アドレスビツトで十
分であり、メインバスのビット幅は通常斯かるアドレス
を並列に転送するのに十分である。２４ビツトは論理ア
ドレス並びに物理アドレスを表わすことができる。

物理アドレスは所定のメモリ位置を直接特定化し：論理
アドレスは例えばオフセット情報と相俟ってページ／セ
グメント標識を構成し；この論理アドレスで第１メモリ
管理制御ユニットは物理アドレスへの変換操作を行なう
。主メモリをダイナミ・ツクＲＡＭメモリモジュールで
構成する場合には、この主メモリが成る種のリフレッシ
ュ編成機能も含み、即ち所定のメモリ位置が過度に長時
間にわたりアドレスされなかった場合に、スケジュール
にリフレッシュアクセスを含ませる。２−ボートアクセ
スユニットはユーザアクセスとリフレッシュアクセスと
を混ぜ合わせて実行させることができる。

〔発明が解決しようとする課題〕

現代のプロセッサの処理速度は非常に早くなっており、
このために主メモリの容量は非常に高くする必要があり
、最大容量はＩＯＭバイト／旧ＰＳ（Ｂｉｌｌｉｏｎ　
１ｎｓｔｒｕｃｔｉｏｎｓ　、Ｉｅｒ　Ｈｅｃｏｎｄ）
　　（毎秒当り１００万の命令）とするのが理想的であ
ることを確かめた。０．４旧ＰＳ〜３旧ＰＳの範囲内の
処理速度を有しているプロセッサには４〜３０Ｍバイト
の主メモリを設ける必要がある。１６−バイト以上にな
ると、２４ビツトのアドレス幅では最早不十分である。

メインバスのビット幅は大きくすることができるが、こ
れには追加の配線を伴なうことになる。従って、２４／
１６ビツトＶＭＥ−パス（２４ビツトアドレス。

１６ビノトデータ）以外に、３２／３２　ビットバージ
ョンのものも規定している。この場合にはメインバスの
幅を直接８ビツト増やす必要がある。さらに重大な難点
は、メインバスのビット幅を広げた場合に、周辺装置に
対する制御ユニットの如き既存の局との両立性が失われ
ると云うことにある。上記周辺装置は限られた長さのア
ドレスしか発生ずることができないため、これらの周辺
装置はビット幅を広げたバスを介して拡張メモリをアド
レス指定するのには不適当である。従って、追加のアド
レスビットを発生させるために複雑な追加の設備が必要
である。

本発明の目的は、メインバスのビット幅を広げる必要も
なく、又プロセッサ／主メモリのダイアト（ｄｙａｄ）
以外に追加のステップを同等必要とすることなくメモリ
容量を１桁高くすることのできる簡単な編成のコンピュ
ータシステムを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は冒頭にて述べたコ
ンピュータシステムにおいて、第１バス−通信アドレス
を受信し、該アドレスを関連する物理アドレスに変換す
る第２メモリ管理制御ユニットを設け、且つ前記通信手
段を、メインバスのアドレス幅よりも広く、しかもメイ
ンバス以外のアドレス通路で構成したことを特徴とする
。

上記本発明の場合に、主メモリへのプロセッサによる「
正規の」アクセスはメインバスをバイパスして行なう。

他方では、例えば２４ビ・ントの固定幅の論理アドレス
を供給する周辺装置に対して標準の制？ｆｆ１ｌユニッ
トを用いることができる。前記第１メモリ管理制御ユニ
ットをメインバスに接続して、このバスに前記物理アド
レスよりも短いプロセッサ発生ハス通信アドレスを転送
させるようにして、プロセッサが前述したような２４ビ
ツトの固定幅の論理アドレスをメインバスを介して主メ
モリに供給するようにすることもできる。このようにす
れば特に診断プログラム用に好適であることを確かめた
。第１メモリ管理制御ユニットは、特に３２ビツトのプ
ロセッサの場合に長さを大きくすることのできる論理プ
ロセッサアドレスを物理アドレスに変換することができ
、これらの物理アドレスはメモリの全物理的記録容量を
アドレス指定することができ、物理アドレスに含まれる
ビット数は３２ビツト以下とすることも屡々ある。この
場合にメインバスにおける診断プログラムのアドレス長
は２４ビツトのように短くする。

〔実施例〕

実施例について図面を参照して説明するに、第１図は本
発明によるコンピュータシステムの簡単なブロック図を
示す。コンポーネント２０はメインバスであり、このバ
スは例えば２４ビツト幅のアドレスを転送するのに好適
なものであり、又例えば１６ビツト幅のデータを転送す
るのにも好適である。

メインバスは、例えばデータ及びアドレスを種々のライ
ンに様々の方法で編成したり、データ及びアドレスを同
じような複数のラインに交互に、又はブロック状に交互
に編成したりすることができ、この場合に各アドレスは
主メモリにおける計数機構によって一連のデータ転送を
開始させることができる。ブロック４２は種々の集積回
路モジュールを収納するボードを示し、これらのモジュ
ールを適切に接続してプロセッサを構成する。このプロ
セッサの中心となるものは、例えば米国モトローラ社の
タイプ６８０３０のマイクロプロセッサ２２で形成する
。斯かるボードにはブロック２４にて示すメモリ管理側
ｊＩＩＩユニット機能も含める。このブロックの区分Ｂ
を前記マイクロプロセッサ２２のプロセッサ部で実現す
る。上記ブロックの区分Ａは他のメモリ管理制御ユニッ
）　（ＭＭＵ）を機能させる別の回路とする。なお、上
記タイプ６８０３０のマイクロプロセッサについては製
造会社の仕様書を参照することができる。図面の明瞭化
のためにプロセッサの他の部分は図示してない。ブロッ
ク２４は特につぎのような機能をする。即ち、 一区分Ａでは、所定のレジスタ、表示器、スイッチ及び
割込み状態レジスタの各々を関連するメモリアドレスで
マツプさせ、斯かるアドレスが所定のものにアドレスさ
れる際に該当部分を作動させる。従って、ブロック２４
は適当なデコーダを具えており、このデコーダの出力に
よって該当部分を作動させる； 一区分Ｂでは、例えば３２ビツトの長さを有し、しかも
論理アドレスを含んでいるプロセッサ機能の処理結果を
物理アドレスに変換する。この場合の物理アドレスの長
さは２４ビツト以上、例えば２８ビツトになる。

一区分Ａでは、論理アドレスに多数の制御ビットを加え
る。

区分Ｂではこれらの制御ビットを３機能ビットとして加
える。これらのビットは特に、主メモリ（例えばＦＲＯ
Ｍメモリ）の要部を成さない要素を選択するためのもの
であり、これら要素の選択については図面の明瞭化のた
めに省いである。さらに、マイクロプロセッサの製造会
社の仕様書から明らかなように、上記機能ビットは主メ
モリ用の入／出力装置及び主メモリ用のセット機構を制
御するのに用いられる。

物理アドレスはライン２６に出力され、このライン２６
はバス２０と同様に、双方向データ転送用並びに単方向
アドレス転送用に好適なものとするこ七ができる。しか
し、これら２つの機能も分離させることができるも、こ
れは図面の簡単化のために省いである。アドレス幅を大
きくすればする程大きなメモリを直接アドレスすること
ができると云う利点があることは勿論である。さらに、
プロセッサと主メモリとの間を直接接続すれば、メイン
バスを介して接続する場合よりもデータ転送速度が速く
なる。データをアドレスと同じ物理的な接続線を介して
転送する場合には、バスもデータ用に十分広くする必要
がある。標準のアドレスビット幅は２４ビツトである。

この際、アドレス長は２８ピントに１曽やすことができ
る。なお、ここではデータビットの意義については論じ
ないものとする。

プロセッサと主メモリは、プロセッサが常にマスター局
として作用し、主メモリが常にスレーブ局として作用す
る関係にある。

プロセッサボート４２の他の要素、即ち実際のマイクロ
プロセッサ及びメモリ管理ユニット以外は図面の簡単化
のために省いである。

バス２０はアドレスをメモリに転送する。これらのアド
レスは診断プログラムの場合にプロセッサボート４２か
ら発生させることができる。アドレスは各周辺装置？３
６．４０の制御ユニット３４．３８により供給すること
もできる。これらの周辺装置はディスクメモリ、データ
通信局、プリンタ又は他の装置とすることができる。こ
れらの各装置は常に例えば２４ピント以下のバスアドレ
スを供給する。

要素３０はメモリ管理制御ユニットである。このユニッ
ト３０はブロック２８．３２と一緒にメモリポート４４
に収納させる。ユニット３０は２４ビツトのバスアドレ
スを、例えば多くて２８ピント長の物理アドレスに変換
する。この場合には例えば既知のページ又はセグメント
編成を実行させる。このためにユニット３０は例えばペ
ージテーブル又はセグメントテーブルを具えている。こ
のテーブルのセツティング（つまり、充填）は特別のブ
ランチ２７によって示すようにライン２６を経て行なう
ことができる。このセツティングはメインバス２０を介
して行なうこともできる。テーブルのセツティングをラ
イン２６を介して行なうか、バス２０を介して°行なう
かは、ハードウェア及びソフトウェアによって課せられ
る可能性に応じていずれか好適な方を選択する。ページ
編成の場合には、バスアドレスをオフセット指示及びペ
ージレファレンスのアドレスで構成することができる。

最初に発生させる論理アドレスもオフセット及びページ
レファレンスで構成することができる。メインバスはプ
ロセッサ出力よりもビット幅が狭いから、メインバスで
は全ページの内の限られた選択ページしか直接アクセス
することができない。例えば、１６キロバイトのページ
の場合にはオフセントが１４ビツト必要とする。この場
合にはメインバスによってアドレスできるのは１にバイ
トの異なるページである。ライン２６での２８ビット幅
のアドレス通路では１６ｋ　ハイドの異なるページをア
ドレスすることができる。

ページテーブルをプリセントするにはプロセンサで行な
うのが好適である。

ユニット３０．２４から受信させる物理アドレスは、メ
モリ位置をアドレスするために成る種の、又は他の種間
のアドレスを承認するメカニズムに従ってメモリ３２に
供給する。このためにマルチ−ポートアクセスユニット
２８を設ける。このユニット２８は外部アクセス用の２
種類の物理アドレスを受信することができる。メモリ３
２をグイナミノクＲＡＭモジュールとする場合には、メ
モリのインテグリテイを支えるためにリフレッシュアド
レスも必要とされ、例えばこれらのリフレッシュアドレ
スを循環的に増分させることにより常にメモリ３２の他
の部分をアドレスすることができる。これらのリフレッ
シュアドレスは例えば２ｍｓ毎に１度メモリを経て循環
させる。ユニット２８は種々のメモリアクセスの内から
１つを選択するアクセス機構を具えている。この選択は
種々の方法にて行なうことができる。その第１の方法は
、リフレッシュ編成が緊急状態でない限り、ライン２６
におけるアドレスに池の２つのラインにおけるアドレス
以上の優先順位を持たせ、緊急状態の場合に、リフレッ
シュ編成に優先順位を持たせる方法である。追加の通信
ラインを別々のアドレス及びデータラインで構成する場
合には、このデータラインもユニット２８におけるアク
セス機構に接続する。論理アドレスからバスアドレスへ
の変換も第１メモリ管理制御ユニットによって行なうこ
とができる。

プロセッサにモトローラ社のタイプ６８０３０の如きキ
ャッシュ又はフォアグラウンドメモリを設ける場合には
通常それに追従させる設備も必要である。斯種のフォア
グラウンドメモリには主メモリの所定のデータを複製的
に包含させることも屡々ある。従って、つぎのような２
通りのコンフリクトの状態が起り得る。

８１周辺装置が主メモリのデータを変換する。このデー
タがフォアグラウンドメモリにコピーされていた場合に
は、このフォアグラウンドメモリのデータは「旧のもの
」となる。このような問題は２通りの方法で解決するこ
とができる。先ずは、主メモリにコピーされる斯様なデ
ータをソフトウェアによって変更できなくする。このよ
うな条件を満足させることは困難なことである。第２の
方法は、アドレス検出素子（ａｄｄｒｅｓｓ　ｓｐｙ　
ｅｌｅｍｅｎｔ）をメインバスに接続する方法である。

該当するアドレスがメインバスに現われた場合に、フォ
アグラウンドメモリを作動させる。この作動には２通り
の意味がある。即ち、 ａｌ：フォアグラウンドメモリのデータを無効とする。

ａ２：主メモリのデータを再度コピーする。

ｂ、プロセッサがフォアグラウンドメモリのデータを変
更する。この問題は３通りの方法で解決することができ
る。最初の方法は前記ａ節で述べたと同じであり、これ
はソフトウェアによって実現するのが困難である。第２
の方法はアドレス検出素子を用いるも、この場合には主
メモリにおける該当するデータを無効とする旨を宣言す
る必要がある。そこで、最も簡単な方法はフォアグラウ
ンドメモリへの各書込み操作を主メモリに直接コピーさ
せる方法である。

周辺装置の制御ユニットはメインバスに転送用のバスア
ドレスを供給する。プロセッサは論理アドレスを供給し
、これらの論理アドレスは追加の通信ラインを経て転送
する前に物理アドレスに変換される。フォアグラウンド
メモリを同じ物理アドレスによってアドレスし得る際に
は、アドレス検出素子を第３のアドレス管理制御ユニッ
トを介してメインバスに接続する必要がある。この制御
ユニットはメモリ管理制御ユニット３０と同じ論理機能
を有している。この第３のアドレス管理制御ユニットは
図面の明瞭化のために省いである。なお、この場合には
フォアグラウンドメモリをライン２６の部分に形成する
。このフォアグラウンドメモリは論理プロセッサアドレ
スによってアドレス可能とすることもできる。これらの
論理アドレスの構成は周辺装置によって供給すべき論理
アドレスの構成とは相違させるため、この場合にはメイ
ンバスとアドレス検出素子との間に特定のメモリ管理制
御ユニットを配置する必要がある。この特定のメモリ管
理制御ユニットは第２メモリ管理制御ユニットとは異な
るため、これは別個に開発する必要がある。これがため
、最初の解決策の方が安価である。アドレス検出素子は
本来既知のものであり、これは例えば比較又は連合機構
をもって構成する。

アドレス検出素子は他の構成とすることもでき、例えば
フォアグラウンドメモリはもっと多くの階層に細分割す
ることができる。しかし、ここではこれについては論じ
ないものとする。本発明システムは拡大化も可能であり
、例えば２台のプロセッサを設けることができる。最初
の解決法では僅か１個のプロセッサを追加のアドレスラ
インに接続するだけである。これにより該当プロセッサ
に対するメモリアクセスが極めて速くなる。その理由は
、優先順位のプロトコルを実行させる必要がなく、即ち
優先順位を決めたり、チエ７りしたりする要素での遅延
が導入されないからである。第２の解決法は双方のプロ
センサを追加のアドレスラインに接続するものであり、
この場合のメモリアクセスはアービトレーション機構に
依存するため、この場合にはメモリアクセスが遅くなる
。他の解決法は主メモリを２つの区分に分け、その各々
に固有のアドレスラインを設けて、関連するプロセッサ
によって直接アドレスできるようにするものである。プ
ロセッサが他のメモリ区分をアドレスすることを望む場
合にもメインバスを介して行なうようにする。

【図面の簡単な説明】 第１図は本発明によるコンピュータシステムの一例を示
す簡単なブロック図である。 ２０・・・メインバス　　　　２２・・・マイクロプロ
セッサ２４・・・第１メモリ管理制御ユニット２８・・
・マルチ−ポートアクセスユニット３０・・・第２メモ
リ管理制御ユニット３２・・・メモリ　　　　　　３４
．３８・・・制御ユニット３６、４０・・・周辺装置　
　　４２・・・プロセッサボード４４・・・メモリボー
ド 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン 第１図

Claims (1)

1. 【特許請求の範囲】 １、主メモリと関連する周辺装置を制御するための少な
   くとも１個の制御ユニットとを相互接続するメインバス
   と； 論理アドレス発生手段を有すると共に、前記論理アドレ
   スを受信して関連する物理アドレスに変換する第１メモ
   リ管理制御ユニットを有しているプロセッサと； 前記物理アドレスを前記主メモリに伝達すると共に前記
   主メモリとプロセッサとの間にて関連データを通信する
   通信手段； とを具えているコンピュータシステムにおいて、第１バ
   ス−通信アドレスを受信し、該アドレスを関連する物理
   アドレスに変換する第２メモリ管理制御ユニットを設け
   、且つ前記通信手段を、メインバスのアドレス幅よりも
   広く、しかもメインバス以外のアドレス通路で構成した
   ことを特徴とするコンピュータシステム。 ２、前記第１メモリ管理制御ユニットを前記メインバス
   に接続し、該メインバスに前記物理アドレスよりも短い
   プロセッサ−発生バス−通信アドレスを転送することを
   特徴とする請求項１に記載のコンピュータシステム。 ３、前記主メモリが、前記第２メモリ管理制御ユニット
   と前記通信手段に並列に接続されるマルチ−ポートアク
   セスユニットを具えていることを特徴とする請求項１又
   は２に記載のコンピュータシステム。 ４、主メモリからデータを、フォアグラウンドメモリに
   コピーするために前記プロセッサをフォアグラウンドメ
   モリを介して前記通信手段に接続し、前記プロセッサが
   、周辺装置に対する任意の制御ユニットから到来し、主
   メモリに向けられる論理アドレスを検出すると共に、斯
   くしてアドレスされるメモリ位置がフォアグラウンドメ
   モリにコピーされていた場合にフォアグラウンドメモリ
   を作動させるアドレス検出素子を具えていることを特徴
   とする請求項１〜３のいずれかに記載のコンピュータシ
   ステム。 ５、前記アドレス検出素子が専ら書込みアドレスに応答
   することを特徴とする請求項４に記載のコンピュータシ
   ステム。 ６、前記フォアグラウンドメモリが物理的な主メモリア
   ドレスによってアドレス可能の際に、アドレス検出素子
   を前記第２メモリ管理制御ユニットに対応する第３のメ
   モリ管理制御ユニットを介してメインバスに接続したこ
   とを特徴とする請求項４に記載のコンピュータシステム
   。 ７、前記フォアグラウンドメモリを、該フォアグラウン
   ドメモリのいずれかの関連する内容を無効にしてから作
   動させることを特徴とする請求項４、５及び６項のいず
   れかに記載のコンピュータシステム。 ８、前記プロセッサが前記第２メモリ管理制御ユニット
   に対するアクセス機構を具え、内部にてページング及び
   ／又はセグメント化編成を行なうために前記第２メモリ
   管理制御ユニットにプリセットデータを供給するように
   したことを特徴とする請求項１〜７のいずれかに記載の
   コンピュータシステム。 ９、前記アクセス機構がメインバスを介して作動するこ
   とを特徴とする請求項８に記載のコンピュータシステム
   。 １０、前記アクセス機構が追加の通信手段を介して作動
   することを特徴とする請求項８に記載のコンピュータシ
   ステム。