JPH03105644A - 命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のアドレス空間からなる仮想記憶装置を持った情報
処理装置において，任意のアドレス空間上のデータを参
照するための仮想記憶アドレス空間アクセス制御方式に
関し， ハードウェアの増加と制御回路の複雑化を招くことなし
にアクセスレジスタ変換処理を実現し，高いコストパフ
ォーマンスを得ることを目的とし．命令のペースレジス
ク番号によって索引されるアクセスレジスタの内容によ
りアドレス空間を指定するセグメントテーブルオリジン
（　ｓ　”ｒ　ｏ　）を求めるアクセスレジスタ変換処
理過程中に，該変換処理が行われていることを指示する
手段を設け，変換処理過程中にプログラム割込み例外が
検出された場合，その情報を保持し，該例外を識別する
プログラム割込みコードとともに．プログラム割込みエ
ミュレートルーチンが走行する主記憶領域上に格納する
ように構威した。

〔産業上の利用分野〕

本発明は，　？Ｊｌ数のアドレス空間からなる仮想記憶
装置を持った情報処理装置において，任意のアドレス空
間上のデータを参照するための仮想記憶アドレス空間ア
クセス制御方式に関する．近年の情報処理装置に対する
要求として，この要求に伴い，従来の仮想記憶装置にお
けるアドレス空間の限界を越えて．複数のアドレス空間
のデータを直接，ユーザプログラムからアクセスするこ
とを可能にするアーキテクチャーが望まれている。本発
明は．そのための１つの制御手段を提供する。

〔従来の技術〕

従来の仮想記憶情報処理装置においては，第３図に示す
ように，コントロールレジスタ（ＣＲＩ）によって指定
される単一のアドレス空間内のデータをアクセスする事
のみが許されていた。従って，複数のアドレス空間内の
データを参照するためにはコントロールレジスタ（ＣＲ
Ｉ）の内容を入れ替える必要があり，オペレーティング
システムの管理下におかれていた。この状況下ではユー
ザプログラムが直接，複数のアドレス空間にまたがって
データの処理をすることは許されなかった。

ところが仮想記憶空間の拡大の要求に従って，ユーザプ
ログラムから直接ベースレジスタ番号によって決まるア
ドレス空間へのアクセスが許される必要が生じた。

このため機構としては，次のような方法が考えられる。

即ち，ユーザの使う複数のアドレス空間に対し，それら
の空間を指定するアクセスリストとそれぞれの空間に対
応するセグメントテーブルとを用意し，またそのテーブ
ルに対するポインタであるセグメントテーブルオリジン
（ＳＴ○）を複数個持ち，そのいずれかのＳＴ○を使う
かを，アクセスで使われるヘースレジスタ番号によって
索引されるアクセスレジスタの内容によって決定するも
のである。

第４図により，その概要を説明する。まず命令２１によ
り指定されるベースレジスタ番号により指定されるアク
セスレジスタ番号２２を選択し，その内容のアクセスリ
ストエントリトークンＡＬＥＴを用いて実記憶空間に置
かれたアクセスリスト２３を索引する。アクセスリスト
２３の情報はＳＴＯを指定する情報であり，それにより
１つのＳＴＯ２４を選択し．セグメントテーブル２５を
決定するものである． しかし第４図の方式は，アクセスリストの参照処理に時
間を要するため．アクセスをさらに高速化するためには
アクセスレジスタの内容の一部とＳＴＯとを対にして記
憶する変換緩衝機構ＡＬＢが通當の場合導入される。

第５図は，そのような変換緩衝ａ構ＡＬＢの概要を示す
。

第５図において，ＡＬＢ２７は５アクセスレジスタ２２
の内容の一部のＡＬＥＴ　（アクセスリストエントリト
ークン）とＳＴＯとを対にして登録するものであり．命
令２１から取り出したベースレジスタ番号によりアクセ
スレジスタ２２を選択すると，その内容のＡＬＥＴを用
いてＡＬＢ２７を検索する。ＡＬＢ２７がヒットした場
合．読み出されたデータからＳＴＯを取り出す。またミ
スヒットした場合は，ＡＬＥＴを用いて，アクセスリス
トを参照し，ＳＴＯを求める。

ここでアクセスレジスタの内容により実記憶空間内のア
クセスリストを索引し，その結果を変換緩衝機構ＡＬＢ
に登録するための機能をすべてハードウェアにより実現
しようとすると著しいハードウエア量の増大を招く． また上記変換過程において，実記憶空間内のアクセスリ
スト索引時に必要とされる機能は．データのフェッチ．
ビットの検査，数値の比較など既に存在するハードウェ
ア機能と同様なものであるため，専用回路を設けたなら
ば類似の回路を二重にもつ無駄が生じる． さらに上記変換過程を試験するために．変換中に見つか
った例外をコンディシヲンコードで報告し，変換例外識
別コードを指定されたレジスタに挿入する命令が必要と
なるが．このような命令を実行するための制御回路は．
著しく複雑なものとなる．たとえばこのような命令には
以下に述べるＴＡＲ命令，ＬＲＡ命令，ＴＰＲＯＴ命令
と呼ばれるものがある。

ＴＡＲ命令は，新規に作威したアクセスリストを試験す
る命令であり．ＡＬＥＴ情報を指定して索引し．結果の
正否を調べるものである．ＬＲＡ命令は２仮想アドレス
から実アドレスを求める命令であり．ＯＳがある仮想ア
ドレスを使用できるかどうかを試験するために発行し．
その仮想アドレスが使用できない場合．ｗＪち変換例外
を起こした場合にはコンディションコードＣＣで応答さ
せ，そのアドレスを指定したレジスタに格納するもので
ある． そしてＴＰＲＯＴ命令は．プロテクシｇンキーを指定し
た結果の正否を試験する命令である．（発明が解決しよ
うとする課題） 本発明は，アクセスレジスタ変換により，複数のアドレ
ス空間に存在するデータを参照する仮想記憶方式情報処
理装置において，ハードウェアの増加と制御回路の複雑
化を招くことなしにアクセスレジスタ変換処理を実現し
，高いコストパフォーマンスを得ることを目的としてい
る．（ｉ！Ｈａを解決するための手段〕 本発明は．アクセスレジスタを用いる変換緩衝機構（Ａ
ＬＢ）の且スヒット時に実記憶空間のアクセスリストを
参照してＡＬＢに登録する処理やＴＡＲ，ＬＲＡ，ＴＰ
ＲＯＴなどのアクセスレジスタ変換試験命令の制御を，
より既存のハードウエア回路を利用して実現するもので
ある．第１図は本発明の原理図である． ｌは，命令処理装置である。

２は．命令レジスタである． ３は，アクセスレジスタ（ＡＲ）である．４は，アクセ
スレジスタ変換緩衝機構（ＡＬＢ）である． ５は，マイクロプログラムルーチンにより動作する命令
実行制御部である． ６は，アクセスレジスタ変換処理過程にあることを表示
するＡＲプロセスラッチ（ＡＲ−ＰＲＯＣ−ＬｃＨ）で
ある． ７は，プログラム割込みコード（ＰＧＭ　Ｉ　Ｃ）であ
る． ８は，主記憶装置である。

９は，アクセスリストである． １０は．エミュレートルーチン走行領域である．１】は
，プログラム割込み工箋エレートルーチンである． ｌ２は．プログラム割込み情報である．命令実行制御部
５は，ＡＲ変換過程でＡＬＢ４がミスヒットするときお
よびＴＡＲ，ＬＲＡ，ＴＰＲＯＴなどのＡＲ変換試験命
令の実行時にＡＲプロセスラッチ６をＯＮにセットし，
ＡＲ変換過程中であることを意味させる．また変換処理
の終了あるいはＡＲ変換試験命令の実行終了によりＡＲ
プロセスラッチ６をＯＦＦにリセットする．プログラム
割込みコード７は，ＡＲ変換例外を示すフラグ（Ｔビッ
ト）と，ＡＲ変換試験命令実行中であることを示すフラ
グ（Ｓビット）とを有し．それぞれの事象発生時に値を
設定される．プログラム割込み情報Ｉ２は．プログラム
割込みコードとＡＲ変換試験命令の識別情報とを含み．
プログラム割込み発生時に設定される。

プログラム割込みエミュレートルーチン１ｌは，一般命
令実行中のＡＲ変換例外発生時およびＡＲ変換試験命令
の実行時にプログラム割込みにより起動され，プログラ
ム割込み情ｆｕｌ２を参照して，所定の処理をエミュレ
ートする。

〔作　用〕

第１図において，一般命令実行中に，アクセスレジスタ
の内容の一部とＳＴ○を対にして登録した変換緩衝機構
（ＡＬＢ）がヒットしなかった場合，もしくはＡＲ変換
の試験のための命令（ＴＡＲ，ＬＲＡ，ＴＰＲＯＴ命令
など）が実行される場合に，命令実行制御部５において
起動されるマイクロプログラムルーチンによりＡＲプロ
セスラッチをセットする． もしＡＲ変換中に例外を検出した場合には，ＡＲ変換中
の例外であることを示すフラグ（Ｔビット）とともに，
ＡＲ変換試験命令の実行中であることを示すフラグ（Ｓ
ビット）と該ＡＲ変換例外を識別するプログラム割込み
コードとプログラム割込みエミュレートルーチンが走行
する主記憶領域上に格納し，プログラム割込みエミュレ
ートルーチンを呼び出す． プログラム割込みエミュレートルーチンでは，Ｔビント
があって，Ｓビットがない場合には通常のプログラム割
込みのエミュレートを行い，Ｔビットがあって，Ｓビッ
トがある場合にはコンディションコードを変更し，変換
例外識別コードを指定されたレジスタに挿入しＡＲ変換
試験命令のエミュレートを行う． 〔実施例〕 第２図に本発明の１実施例によるハードウェア構成を示
す． 図示された回路は命令実行パイプラインのＷサイクル（
Ｄ，Ａ，Ｔ，Ｂ，Ｅ，Ｗサイクルのパイプラインにおけ
るもの）における要部構戒を示したものである。

ＷＸＣはＷサイクルのＥ　ｘｃｅｐｔｉｏｎ　’：１−
ドを保持ずるレジスクであり，　ＷＸＶ　（Ｗ　　Ｅｘ
ｃｅｐｔｉｏｎＶａ目ｄ）があるときその内容はシフト
され，　　ＰＧＭＩＣレジスタに保持され．そこから主
記憶上へと格納される。

ＡＲ　　ＰＲＯＣＥＳＳラッヂは，命令実行制御のマイ
クロプログラムにより，セット，リセットされ，ＷＸＶ
があるときＷＸＣとともにＴビントとしてＰＣ；ＭＩＣ
レジスタに格納され，ＡＲ変換の途中で例外が検出され
たことを示す．またＡＲ　　ＰＲＯＣＥＳＳラッチとＷ
ＸＶ信号によりＷ　　ＮＵＬＬＩＦＹ｛．ｔ号が生成さ
れ．ＰＳＷ　　ＪＡＲの更新を禁止し，無効化をする。

Ｗ−ＯＰＣＯＤＥはＮＲ　　ＯＰＣＯＤＥレジスタにシ
フトされ保持されデコードされて主記憶上に格納される
． またＷ−ＯＰＣＯＤＥは直接デコードされ．Ｔ／Ｍ？，
ＬＲＡ，ＴＰＲＯＴなどのＡＲ変換試験命令を識別した
とき，ＰＧＭＩＣレジスタのＳビットをセットし，ＡＲ
変換試験命令が実行されたことを示す． ＰＧＭＩＣレジスタ上のＴビットは，ＦＯＲＣＥ−ＨＰ
Ｖ　　ＯＮ−ＰＸ信号を生威し，プログラム割込みエミ
エレートルーチンの走行するステート（ハイパーバイザ
ＨＰＶモード）へとステートをスイッチする。

〔発明の効果〕

以上本発明によれば，ＡＲ変換中に例外が検出された場
合およびＡＲ変換試験命令が実行された場合，必要な情
報を主記憶上に格納することができ，割込みエミエレー
トルーチンに効率よく制御を渡すことができる． これにより．特別な専用ハードウェアを設けることなく
，エミュレートルーチンによりＡＲｉｌ９例外処理やＡ
Ｒ変換試験処理を実行することができるため，コストパ
フォーマンスの良い複数アドレス空間を操作可能な仮想
記憶方式の情報処理装置を実現することができる．

【図面の簡単な説明】

第１図は本発明の原理図．第２図は本発明のｌ実施例に
よるハードウェア構成図，第３図は従来のコントロール
レジスタによるアドレス空間指定方式の説明図．第４図
は従来のアクセスレジスタを用いてアドレス空間を指定
するＡＲ変換処理方式の説明図，第５図は従来のＡＲ変
換緩ＩＩｉ機構の説明図である． 第１図中， １：命令処理装置 ２：命令レジスク ３：アクセスレジスタ（ＡＲ） ４：アクセスレジスタ変換緩衝機構（Ａ　Ｌ　Ｂ　）５
：命令実行制御部 ６：ＡＲプロセスラッチ（ＡＲ−ＰＲＯＣ−ＬＣｌｆ） ７：プログラム割込みコード ８：主記憶装置 ９：アクセスリスト １０：エミュレートルーチン走行領域 １１：プログラム割込みエミュレートルーチンｌ２：プ
ログラム割込み情報

Claims (2)

【特許請求の範囲】
1. （１）アクセスレジスタを用いたアクセスレジスタ変換
   により、複数のアドレス空間に存在するデータを参照す
   る仮想記憶方式情報処理装置において、 命令の主記憶オペランドに有効アドレスをベース、イン
   デックス、ディスプレイスメントから求める際に使用す
   るベースレジスタ番号によって索引されるアクセスレジ
   スタの内容によりアドレス空間を指定するセグメントテ
   ーブルオリジン（ＳＴＯ）を求めるアクセスレジスタ変
   換処理過程中に、該変換処理が行われていることを指示
   する手段を設け、 変換処理過程中にプログラム割込み例外が検出された場
   合、その情報を保持し、該例外を識別するプログラム割
   込みコードとともに、プログラム割込みエミュレートル
   ーチンが走行する主記憶領域上に格納することにより、
   プログラム割込みエミュレートルーチンに効率よく例外
   時の処理を行わせることを特徴とする仮想記憶アドレス
   空間アクセス制御方式。
2. （２）請求項（１）において、プログラム割込み例外は
   一般命令実行時にアクセスレジスタを用いる変換緩衝機
   構（ＡＬＢ）がヒットしなかった場合および予め定めら
   れたアクセスレジスタ変換試験命令が実行された場合で
   あることを特徴とする仮想記憶アドレス空間アクセス制
   御方式。