JPS63149734A - 命令フェッチ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラム方式の計算機システムにおける命令
フェッチ方式であって、計算機システム内ファームウェ
アに基づき主記憶装置からマクロ命令をリードする時、
複数のマクロ命令をフェッチするためのマイクロ命令操
作時の論理アドレスをセットする命令フェンチアドレス
保持手すのハードウェア構成が膨大になることを解決す
るために、命令フェッチアドレス保持手段の下位側数ビ
ットをカウンタで構成し、残りの上位数ビットを他目的
で使用しているレジ゛スタ群に持つように構成すること
により、ファームウェアに大きな負担をかけることなく
歩容量のハードウェア構成が可能となる。

〔産業上の利用分野〕

本発明は、マイクロプログラム方式の計算機システムに
おける命令フェッチ方式に関する。

一般に、マイクロプログラム方式の計算機システムにお
けるマクロ命令は、主記憶上で連続したメモリアドレス
に割付けられている。

一方、マイクロ命令はそのマクロ命令を１つずつフェッ
チし、そのマクロ命令の意味を解釈して、それに対応す
る処理を実行する。１つのマクロ命令の処理が終わると
、次のマクロ命令をフェッチするため、マイクロ命令は
マクロ命令論理アドレスをプラス１する。

プラス１されたマクロ命令論理アドレスは、ページクロ
スの発生の有無をチェックされ、ページクロスが発生し
ていると、プラス１した論理アドレスにより索引用テー
ブルが索引され、これにより正しい物理アドレスを得た
後、マクロ命令フェッチを行う。

尚、ページ内アドレスは論理アドレス−物理アドレス（
主記憶装置のメモリアドレス）なので、プラス１した論
理アドレスを用いる。

これらの処理は全てマイクロ命令で行われており、間違
いなくしかも短いステップ数で処理されることが要求さ
れている。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

第４図は中央処理装置（以下ＣＰＵと称する）１と、主
記憶装置２を備え、データ処理動作を制御プログラムメ
モリ（図示してない）に格納するマイクロプログラムに
基づき制御する計算機システムを示す。

ＣＰＵＩは固定小数点算術演算や論理演算を行う算術論
理演算ユニット（以下ＡＬυと称する）３と、ＭＰＸ６
ｃが選択信号（１）の制御により選択した内容（主記憶
装置２内メモリをアクセスするためのアドレス）を格納
するアドレスレジスタ（以下ＳＡＲと称する）４と、 ＡｌＯ２に対してアドレス演算をプラス１するためのデ
ータを送出するプラス１回路５と、入力する複数のデー
タから１つを選択して送出するマルチプレクサ（以下Ｍ
ＰＸと称する）　６ａ〜６Ｃと、 所定マイクロ命令が指示（３）された時、ＡｌＯ２から
出力するページクロスをフェッチしてページクロス信号
■を送出するフリップフロップ（以下Ｐ、Ｆと称する）
７と、 命令フェッチアドレスを保持する命令フェッチアドレス
レジスタ（以下ｉＡと称する）８等を具備して構成され
ている。

尚、符号（ａ）は他のＡＬＵ出力を、符号（ｂｌ、　（
Ｃ）は他から転送されて来たデータを格納しているレジ
スタの出力をそれぞれ示す。

第４図に示すようなマイクロプログラム方式の計算機シ
ステムにおいて、主記憶装置２からマクロ命令（同一の
原始言語で記述された一連の命令文によらて置き換える
ことが出来る原始言語中の命令）をリードする時、マイ
クロ命令で以下の指示が必要である。即ち、 （イ）　ｉＡ８の内容を５ＡＲ４ヘセツトするための指
示。（図中（１）の信号、又は命令） （ロ）ｉ＾８をＡｌＯ２でカウントアツプするための指
示。（図中（２）の信号、又は命令）（ハ）　ＡｌＯ２
でｉＡ８をカウントアツプする時、ページクロス（後述
する）のチェックをするための指示。（図中（３）の信
号、又は命令） 尚、マイクロ命令の操作におけるｉＡ８とはマクロ命令
アドレス専用のアドレスレジスタを意味する。又、前述
のマイクロ命令において、（イ）のマイクロ命令操作は
、ｉＡ８の内容をシステムストレージアドレスレジスタ
（以下ＳＡＲと称する）と呼ばれるアドレスレジスタ（
ＳＡＲ）　４にセットする操作である。

５ＡＲ４の出力データは主記憶装置２のアドレスとなり
、このため５ＡＲ４にはｉＡ８以外（例えば、第一オペ
ランドアドレス等）のデータもセットされるため、その
入力信号は複数のレジスタ（ｂ）等のデータをＭＰＸ６
ｃにて選択し取出したものとなる。

即ち、マクロ命令のデータ（命令）を主記憶装置２から
読取るためには、ｉ＾８のデータをＭＰＸ６ｃにて選択
し、５ＡＲ４にセットする必要がある。従って、ｉＡ８
を５ＡＲ４にセットすることを示すマイクロ命令を指示
することになる。

又、（ロ）のマイクロ命令操作は、ｉＡ８の値を次のマ
クロ命令アドレスにするため、汎用ＡＬＵを用いカウン
トアツプを行う操作である。

この操作は、マクロ命令が一般には連続したメモリアド
レスに割付けられているため、そのアドレスをプラス１
ずつカウントアツプしてやれば良いことから、汎用のＡ
ＬＵを用いて処理を行っている。

更に、（ハ）のマイクロ命令操作は、（ロ）のＡＬＵ３
操作時にＡＬＵ３の出力のキャリフラグをページクロス
検出用のＦ、　Ｆ７にセットする操作である。

これはＡＬＵ３等を用いる加算処理は前述の通り他の演
算にも用いられるため、どの演算処理時にページクロス
検出（即ち、命令アドレスの加算を行っていることを示
す）を行えば良いかを指示する操作であり、これは専用
のマイクロ命令で行っている。

尚、主記憶アドレスと論理アドレスとを対応ずける索引
テーブル（図示してない）がＣＰＵＩ内部又は主記憶装
置２内の固定領域に用意されている。

この索引テーブル（図示してない）には、主記憶アドレ
ス（物理アドレス）と論理アドレスとがページ単位で対
応ずけられている。

一般にマクロ命令のアドレスは、前述の通り現在実行中
の主記憶アドレス（物理アドレス）にプラス１加算すれ
ば次のマクロ命令アドレスとなる。

しかし、プラス１加算されたアドレスが所定ページ単位
（例えば、２キロバイト、４キロバイト等）を越えてし
まった場合、その主記憶アドレス（物理アドレス）は全
く異なった論理アドレスをリードしていることになる。

そのため、この時点では再度索引テーブル（図示してな
い）を参照し、正しい主記憶アドレス（物理アドレス）
を求める必要がある。この論理アドレスから主記憶アド
レス（物理アじレス）への変換操作をアドレス変換と呼
ぶ。

又、プラス１加算されたアドレスが所定ページ単位を越
えていることをページクロスと呼び、このページクロス
が発生していれば、現在実行中の命令アドレスプラス１
の主記憶アドレス（物理アドレス）を破棄し、新たに索
引テーブル（図示してない）を参照し主記憶アドレス（
物理アドレス）を求める必要がある。

尚、ページクロスは一般的に主記憶アドレス（物理アド
レス）をプラス１する時の条件によって発生すると判断
すれば良い。

〔発明が解決しようとする問題点〕

第４図に示すような従来例で、（イ）のマイクロ命令を
コーディングミス等でｉＡ８を選択しないまま主記憶装
置２からデータを読み、それをマクロ命令と解釈しそれ
に対応する動作を行うと、当然ながらプログラムの暴走
、５ＡＲ４等レジスタの内容破壊、主記憶装置２内デー
タの破壊等の重大な障害が発生してしまう。

更に、これらの障害はハードウェア的には何等支障なく
動作するためしばらく動作した後、ソフトウェア上の辻
禎が合わなくなり、止まってしまう。

従って、止まった時の状態で何故このような障害が発生
したのかを解析するには、困難が伴い非常に時間がかか
ってしまうことになる。

又、（ロ）は汎用ＡＬＵを用いるため、他の演算処理（
例えば、第一、第二オペランドの加算、減算、汎用レジ
スタの加算、減算、ビット操作等）にも使用するため、
ｉＡ８のカウントアツプ時に前述のような処理が出来な
くなってしまう等の不都合が生じる。

更に、（ハ）のような単純な検出を行うだけの処理にも
所定ステップ数のマイクロ命令が必要となり、それだけ
マイクロステップ数が増加する等の各種問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、第４図で説明
した主記憶装置２と下記に説明するｃｐｕｉＯとから構
成されている。

又、本発明におけるＣＰＵｌ０の構成は第４図で説明し
た機能ブロック３．５．６ａ〜６ｃ及び（ａ）、　（ｂ
）と、マクロ命令をフェッチするためのマイクロ命令操
作時の論理アドレスの上位を保持するレジスタ群１１と
、 マクロ命令アドレス専用のレジスタであり、論理アドレ
スの下位を保持する命令フェンチアドレス保持手段（ｉ
＾部）１２と、 命令フェッチアドレス保持手段（ｉＡ部）１２の内容か
らページクロスを検出するページクロス検出手段１３と
、 命令フェッチアドレス保持手段（ｉＡ部）１２の内容か
らそのオーバフローを検出するオーバフロー検出手段１
４と、 命令フェッチ用の該マイクロ命令が発生すると、命令フ
ェッチアドレス保持手段（ｉＡ部）１２の内容をセット
するアドレスレジスタ（ＳＡＲ）　４０とを具備して構
成されている。

尚、ＣＰＵｌ０における実行命令中にマクロ命令をフェ
フチするためのマイクロ命令が定義されている。

〔作用〕

５ＡＲ４０に格納する命令フェッチアドレスの下位側数
ビットをｉへ８内カウンタ（図示してない）で、残りの
上位数ビットを他目的にも使用しているレジスタ群１１
にて持ち、ｉＡＢ内カウンタ（図示してない）からのキ
ャリアウド（繰り上がり）信号が出力された時に、上位
数ビットに桁上げ（プラス１加算）するｉＡＢ内カウン
タ（図示してない）及びレジスタ群１１を構成する。

このカウンタ（図示してない）の値は命令フェッチのメ
モリリクエストが出力された時、カウントアツプされ、
ページ内アドレスが５ＡＲ４０にセットされ、更にカウ
ントアツプされた論理アドレスがページクロスキャリア
ウドを発生しているか否かを検出するように構成するこ
とにより、簡易なハードウェア構成で確実な処理がより
短時間に実現可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における処理動作を説明する図をそれぞ
れ示す、尚、企図を通じて同一符号は同一対象物を示す
。

本発明の実施例におけるｉＡ部１２は、マクロ命令アド
レス専用のレジスタであるｉＡ８に、ｉＡ８の内容を順
次プラス１して行くプラス１回路１２ａが付加されて構
成されている。

又、ページクロス検出手段１３及びオーバフロー検出手
段１４は、ページクロス検出回路１３ａとＦ、Ｆ１３ｂ
及びオーバフロー検出回路１４ａとＦ、Ｆ１４ｂとから
それぞれ構成されてい゛る。

更に、本発明の実施例で用いられるレジスタ群１１はレ
ジスタ番号をアドレス線！ｄ）で指示すると、そのレジ
スタ番号に対応したデータが出力線（ｅ）から出力され
る。尚一般に、このようなレジスタ群１１は１チツプ（
ＩＣＩコ）又は１マクロ・（ＬＳｉ内の１つの機能ブロ
ック）で構成される。

本実施例のｉＡ部１２内ｉＡ８は、マクロ命令フエ・７
チの論理アドレスの下位複数ビットをセントするレジス
タとなる。従って、ページ内アドレスはこのｉＡ部中に
含まれる。

次に、マイクロ命令の実行順序に従いＣＰＩＩＩＯ内ハ
ードウニハードウェア下説明する。

（イ）；マクロ命令フェッチを行う時、主記憶装置２内
主記ｊＱページアドレスはレジスタ群１１から選択され
、５ＡＲ４０にセットされる。又、ページ内アドレスは
ｉＡ８の下位複数ビットが選択され、ＳＡＲ４０にセッ
トされる。

この動作において、マイクロ命令はマクロ命令フェッチ
のマイクロ命令（このマイクロ命令をＲＱＦと称する）
と、主記憶ページアドレス選択及び５ＡＲ４０へのセッ
トの指示命令のマイクロ命令を発行する。（ｉＡ部内の
ページ内アドレスの５ＡＲ４０へのセットは、ＲＱＰ命
令にて行われる）（ロ）；上記ＲＱＦ命令によってｉＡ
８は、その命令の終了時点でカウントアツプされる。ｉ
Ａ８のカウントアンプの結果、ページクロスが発生した
場合はｉ＾８内の論理ページアドレスが更新される。

即ち、まずｉＡ８の値（アドレス値）がプラス１回路１
２ａによりカウントアンプされる。又、ページクロスの
検出はページクロス検出手段１３内ページクロス検出回
路１３ａで行われ、その検出結果はＦ、Ｆ１３ｂにラッ
チされる。

尚、このページクロス検出は第３図（２）、　（４）に
示すようにｉ＾８からのキャリを検出しているだけであ
る。例えば、ページサイズが４にバイトの場合、第３図
（２）に示すようにｉＡ部の下位１２ビツトが全て“１
°の時、ページクロス検出回路１３ａにてページクロス
が検出される。

このページクロスが発生したことを示すページクロス信
号■はＲＱＦ命令終了時にＦ、Ｆ１３ｂヘセットされる
。

尚、ｉ＾８のカウントアツプは行われているので、論理
ページアドレスは更新されている。又、ページクロス後
は、更新された論理ページアドレスを主記憶ページアド
レス（物理アドレス）に変換するため、アドレス変換が
所定マイクロ命令にて行われる。

（ハ）；（ロ）項のＲＱＦ命令でページクロスと同時に
ｉＡＡｌ２Ｏ最上位ビットからのキャリが発生した時、
レジスタ群１１の命令フェッチ論理アドレスの上位複数
ビットも更新される。

これらの動作はほとんどマイクロ命令により実行される
。しかし、ｉＡＡｌ２Ｏ最上位ビットからのキャリが発
生する状態になるのは極くまれであり、全体の処理時間
から比べるとごくわずかである。

尚、このような状態になった場合の処理は以下の通りで
ある。

即ち、ｉＡＡｌ２Ｏ最上位ビットからのキャリは、ｉＡ
Ａｌ２Ｏカウントアツプされる前に全ビットがオール“
１′の状態（第３図（４）の状態）の時に発生する。尚
、最上位ピントからのキャリはＲＱＦ命令終了時ページ
クロスのキャリと同様オーバフロー検出手段１４内Ｆ、
Ｐ１４ｂヘセットされる。

その後の動作はマイクロ命令で行われる。このマイクロ
命令は新しい主記憶ページアドレス（物理アドレス）を
アドレス変換で得るが、このＦ、Ｆ１４ｂの状態を読取
り、それがオンであればレジスタ群１１から読まれた論
理アドレスの上位側をプラス１した論理ページアドレス
でアドレス変換が行われる。

（ニ）；（ロ）項、　（ハ）項の状態でない場合は、５
ＡＲ４０内にある主記憶ページアドレス（物理アドレス
）と、ＲＱＦ命令によって更新さたｉＡ部内のページ内
アドレスが５ＡＲ４０にセントされ、主記憶装置２をア
クセスする。

〔発明の効果〕

以上のような本発明によれば、簡易なハードウェア構成
で、マイクロプログラムに基づ（データ処理が確実にし
かもよ゛り短時間に実現出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における処理動作を説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １．１０はｃｐｕ、　　　　　　２は主記憶装置、３は
ＡＬｔｌ　、　　　　　　　　４．４０はＳＡＲ。 ５．１２ａはプラス１回路、６ａ〜６ｄはＭＰＸ、７、
１３ｂ、　１４ｂはＦ、Ｆ、　　　　８は１Ａｘ１１は
レジスタ群、　　　１２はｉＡ部、１３はページクロス
検出手段、 １３ａはページクロス検出回路、 １４はオーバフロー検出手段、 １４ａはオーバフロー検出回路、 をそれぞれ示す。 本発明θ失調ムイ列ε詰仏明１３ブロッ７ト［蓼２　図 （１）ｉｐ　　ラＪ２ｉｐ１１２２１ノ　！１２２′ゴ
！Ａ木谷叩／７史男社ゴタ・１１；る・げ３悶動イｋＥ
さＬ■耳１１３目草３図

Claims (1)

1. 【特許請求の範囲】 所定バイトからなるページ単位にその容量が分割されて
   いる主記憶装置（２）と、所定メモリに格納されるマイ
   クロプログラムに基づきデータ処理動作の制御を行う中
   央処理装置（１０）を備えてなる計算機システムにおい
   て、 前記中央処理装置（１０）から発生される実行命令中に
   マクロ命令をフェッチするためのマイクロ命令を定義し
   、 マクロ命令をフェッチするためのマイクロ命令操作時の
   論理アドレスの上位も保持するレジスタ群（１１）と、 マクロ命令アドレス専用のレジスタであり、論理アドレ
   スの下位を保持する命令フェッチアドレス保持手段（１
   ２）と、 前記命令フェッチアドレス保持手段（１２）の内容から
   ページクロスを検出するページクロス検出手段（１３）
   と、 前記命令フェッチアドレス保持手段（１２）の内容から
   そのオーバフローを検出するオーバフロー検出手段（１
   ４）と、 命令フェッチ用の該マイクロ命令が発生すると、前記命
   令フェッチアドレス保持手段（１２）の内容をセットす
   るアドレスレジスタ（４０）とを具備することを特徴と
   する命令フェッチ方式。