JPH03105799A - 冗長メモリを有する半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長メモリ装置及び欠陥メモリ救済方式に関す
る。

〔従来の技術〕

ＭＯＳメモリの集積度が大きくなるにつれてその製造工
程に於ける欠陥による良品歩留りの低下がますます問題
となっている．不良メモリセルがたった一つあってもそ
のメモリ全体の有用性が損なわれるから、メモリ容量が
大きくなるにつれて歩留りは低くなっている。

メモリの歩留りを上げるには個々のメモリセルに欠陥が
あっても，そのセルを他の余分に設けておいた予備の冗
長メモリセルによって置き換えることによってメモリと
しての歩留りを上げるという技術が知られている。

上記技術に関連するものとして、例えば特開昭５７　−
　７４８９９号公報および特開昭６３　−　３７９００
号公報に記載のものが挙げられる。

〔発明が解決しようとする課題〕

このような従来技術の問題点は、メモリ容量が大きくな
ると冗長メモリセルにアクセスする場合にはそのアクセ
ス時間が長くなってしまうと言うことである。

具体的には、従来技術では例えば第２図に示す様に欠陥
メモリセルアドレスと、入力アドレスの一致検出を一度
に行なっていた．第２図において，１はアドレス入カバ
ッファ、２はＸ系デコーダ、４はメモリセルアレー、５
はＹ系デコーダ、７は冗長メモリセルアレー、８はアド
レスデコード信号、９は欠陥アドレス一致検出回路、１
０は冗長セル用Ｙ系デコーダ、符号１ｌは冗長メモリセ
ルをアクセスする場合の通常メモリセルのアクセス抑止
信号，符号１２は冗長メモリセルをアクセスする信号で
ある。第２図ではメモリ全体の構或のうち、デコーダに
関係する部分のみの概念図を記してあり、センスアンプ
、出力バツファ等のメモリ構成に必要な部分は省略して
ある。アドレス人カバツファ１はメモリ外部からのアド
レス信号（Ａ）からメモリ内部のデコード処理に必要な
正と逆の２つの信号８　（ａ，ａ）を作る機能を持つ．
デコーダの構或に依ってはアドレス人カバツフナ１の中
にプリデコーダ段（デコーダ論理の初段）が入り、アド
レスデコード信号８にブリデコード後の信号が含まれる
場合もあり得る。

欠陥アドレス一致検出回路９の機能は、その中にプログ
ラムされた欠陥メモリセルのアドレスとアドレスデコー
ド信号を作ることである．欠陥アドレス一致検出回路９
は、例えば特開昭６３−３７９００号の第１図，第５図
に示された照合回路及びコラムデコード活性化回路を合
わせた機能を持つ。すなわち、本願第２図に示すように
、アドレスデコーダ信号をアドレス入力バツファ１から
受け取り、それが事前にプログラムされた欠陥メモリア
ドレスと一致するかどうかを検出し，もし一致するなら
ば通常メモリセルのアクセス抑止信号ｌ１を活性化して
通常メモリセルのアクセスを中止し、冗長メモリアクセ
ス信号ｌ２を活性化して冗長メモリセルのアクセスに切
り換える．アクセス抑止信号１１と冗長メモリアクセス
信号１２の２つの信号は、特にメモリ容量が大型化し、
入力アドレスの本数が多くなればなるほどその論理が複
雑となり高速化が難しくなるという問題点を有する。

すなわち、メモリ容量が大きくなると冗長メモリセルに
アクセスする場合には、そのアクセス時間が長くなって
しまうという問題があった。

本発明の目的は、高速動作可能な冗長メモリ装置また欠
陥メモリ救済方式を提供するにある。

〔課題を解決するための手段〕

上記目的を達成する本発明の特徴は、メモリを複数ブロ
ックに分割したメモリマットとし、それぞれのメモリマ
ット毎に、少なくとも欠陥メモリセルへのアクセス抑止
信号を発生する手段を有する冗長メモリ装置および、そ
の手段を用いる欠陥メモリ救済方式である。

本発明の上記特徴および上記以外の特徴は、以下の記載
により、さらに説明される。

〔作用〕

上記欠陥メモリセル検出用プログラム回路はその受け持
つメモリマットのブロックの中だけにアクセス抑止信号
，そのために、必要なのはブロック内をアドレスするた
めのアドレス信号のみあれば良い。したがってプログラ
ム回路内で処理すべき入力本数が減少し、アクセス抑止
（禁止）信号がデコーダのより後段に入力出来る様にな
り、論理の゛段数が減少する． このことにより、欠陥メモリセル検出用プログラム回路
の論理ゲート段数が減し、論理ゲートが簡略化出来、高
速化が可能となる、したがって高速動作可能な冗長メモ
リ装置および欠陥メモリ救済方式が可能となる。

〔実施例〕

［実施例１］ 以下、本発明の一実施例を第ｌ図により説明する。本実
施例では説明の簡単化のために、メモリセルアレ−４部
分を２つのブロック（又はメモリマットと称す）に分割
してある。実際の一般的な大容量メモリではこのブロッ
ク数が１６から３２程度に多くなって来ており，将来的
には多ビット同時出力のメモリ等ではこの分割数はさら
に３２から６４．７２以上となることも考えられる。本
発明の実施例で述べる事柄は基本的にブロック分割数が
増えても同様に適用可能である。

第１図では、アドレスバツファ１より出力されるアドレ
ス信号８は，各ブロックのメモリマット（メモリセルア
レ−４）の所定ビット（メモリセル）のアドレスを指定
する。Ｘデコーダ２およびＹデコーダの前段に設けられ
た（欠陥メモリセルの位置がプログラムされた）冗長プ
ログラム回路６に入力される。欠陥メモリセルのアドレ
スが入力されると、冗長プログラム回路６より、欠陥メ
モリセルアクセス抑止信号が、Ｙデコーダ５へ入力され
る。（Ｘデコーダ２およびＹデコーダ５へ入力してもよ
い）。これにより欠陥メモリセルのあるカラム又はビッ
トへのアクセスが抑止される。

また、冗長プログラム回路６では冗長メモリセルアレ−
７を選択する冗長メモリセルアレーアクセス信号が発生
し，欠陥メモリの救済が行なわれる．第１図に示した実
施例が第２図に示した従来技術と異なるのは不良検出プ
ログラム回路６が各ブロックごとに設けられているとい
うことである：第２図に示した一致検出プログラム回路
９はＹ系のアドレス情報の上位ビット情報を第１２図（
ａ）のように、すべて用いる。これに対して本実施例の
冗長プログラム回路６は自分のブロック内のみにアドレ
スするため、アドレス情報のうちブロックの選択を受け
持つビットの情報はどのマットの冗長プログラム回路を
活性にするかで与えられるため必要なくなり、すなわち
、第１２図（ｂ）に示すように、アドレス情報のビット
数を減少でき，信号処理のための、論理段数が減少しそ
れが高速化につながっている。

本実施例においても、アドレス信号８はアドレスバツフ
ァ１からの出力であり、ａ，ａの正，負の信号を表すが
、アドレスバツファ１がプリデコード段（デコーダの１
段目）を含んでもよく、その場合はアドレス信号８はブ
リデコード済のアドレス信号を表す。

第３図に第１図におけるＹデコーダ５と冗長プログラム
回路６の部分の論理構成を示す。この例ではメモリセル
アレ−４のＹ方向の幅（カラム数）を４ビットとした。

実際のメモリのように、Ｙ方向の幅がもつと大きくても
本実施例の説明はほぼ同様となる． 実際には、メモリセルアレーのＹ方向力ラム数は１６か
ら２５６あるいはそれ以上になる場合がある．例えばＹ
方向力ラム数が１２８の場合は、１２８本のカラムから
１本を選択するために７ビットの情報が必要であり、ａ
ｌ　，　ａ１　，　ａ２　，ａｘ，　　ａ３＊　　ａｌ
ｐ　　ａ　４　，　　ａ４，　　ａａ，　　ａｓ，ａ８
　，ａ８　，ａ７　，ａ７の１４個の信号を入力する． アドレス信号８は正負のアドレス信号からなり、これを
１段目のＡＮＤゲート２０と２段目のＡＮＤゲート２１
によってデコードする．ブロック選択信号２２はこのブ
ロックの選択を表す信号である。

ＡＮＤゲート２０−１はブロック選択信号２２を発生す
るゲートで各ブロックに対応して１つずつ設ける。すな
わち第３図の中でａｌ　，ａｔの２ビットの情報はブロ
ック内のアドレス（Ｙ方向の巾は２ビットであるから、
２ビットで表わすこと゜ができる）を表わし、ａ３　，
ａ４　，ａ８の３ビットは複数（ここでは２３　＝８）
のブロックの中の１つを選択する情報である。

プログラムヒューズ回路２４へは、ブロック内のアドレ
スの情報のみをプログラムすればよいから、入力本数を
減らすことができる．どのブロック（メモリマット）を
選択したかは，ブロック（マット）選択信号２２の８　
３ｒ　ａ　４１　ａ　５　（　ａ　３ｖａ４，　ａ５）
を取込むことによって得られる。

符号２４はプログラムヒューズ回路を表わしている。そ
の機能は、左からくる２本の入力端子２４−１．２４−
２のどちらか一つと右側の出力端子２４−３をプログラ
ムによってつなげることである。このプログラムは通常
レーザーによって切断可能な素子を含み、その切断のし
かたによって左側の端子のどちらを右側の端子につなぐ
かあるいはどちらもつながないかをプログラムできる．
そのプログラムはメモリの最初の動作テストの後に実施
される。もしそのメモリの欠陥数が救済可能な欠陥数以
下の場合はテストの後、レーザーで適当なヒューズを切
断することにより欠陥メモリセルをアクセスせずに冗長
メモリセルをアクセスするようにプログラムすることに
なる。この実施例のぱあいは，冗長（予備）メモリセル
アクセス信号１２は欠陥メモリセルアクセス抑止信号１
１の論理否定と，ブロック選択信号のＡＮＤをとった信
号となっており、ＡＮＤゲート２３は冗長メモリ選択用
の２段目のＡＮＤゲートである。

具体的な欠陥メモリの救済法を以下に説明する。

第３図の通常メモリセルアレーのうちの最も上側のカラ
ムに例えば欠陥が含まれていたとする。このカラムは、
アドレス信号ａ１がｈｉｇｈ，ａ　２がｈｉｇｈの場合
に選択される。一般に欠陥メモリセルの救済のためには
、（１）欠陥メモリセルのアクセス禁止、と（２）予備
メモリセルアレー中の冗長メモリセルのアクセス実行を
行なう必要があるが、欠陥メモリセルアクセス抑止信号
１１はこの２つの機能を両方とも担っている。まずプロ
グラムヒューズ回路２４を適切にプログラムすることに
より、信号端子２４−ｌと２４−３及び，　２４−′４
と２４−６を結ぶ．このことにより、欠陥メモリセルア
クセス抑止信号１１はａ１及びａｚがｈｉｇｈとなった
時のみＬｏｗなる。信号１ｌは通常メモリセルアレーに
つながるＡＮＤゲート２１に入力されているため、欠陥
力ラムが選ばれた時のみ通常のメモリセルアレーのアク
セスを禁止する。また欠陥メモリセルアクセス抑止信号
１１の反転信号によって信号１２がｈｉｇｈとなり、冗
長メモリ選択が実行される． なお、本実施例では、冗長メモリセルアレーは１カラム
のみを含んでいるが，そのカラム数が２以上になっても
基本的に同様な論理構或が可能である。すなわち、他の
アドレスデコード信号８を用いて複数の冗長メモリセル
アレーのうちの１カラムを選択すればよい。

また、複数の冗長メモリアレーカラムを用いてブロック
内の複数の欠陥と対応させることができる。この場合は
ブロック内に複数カラムにわたる欠陥があってもメモリ
を救済出来ることになる。

第４図にプログラムヒューズ回路２４の構戒の詳細を示
す．プログラムヒューズ回路２４は、第３図の同回路２
４と対応している。以下この動作を説明する。プログラ
ムヒューズ３０は、レーザー等で素子形成後に切断が可
能な部分であり、切断しなければ下側の長ゲートＭＯＳ
３１と比較してずつと低抵抗でありその間のノードをｖ
ＣＣ側に固定することができる。この情報はインバータ
３３を用いて形威されるラッチ回路によって安定に記憶
される。ブロック２４内のどのヒューズも切断される前
はトランスファーゲートＭＯＳ３４のＮＭＯＳにもＰＭ
ＯＳにもこれらをＯＮさせる電圧は印加されない．ＭＯ
Ｓ３５のゲート端子は上述と同様な論理によりＹＣＣが
印加されＭＯＳ３５はＯＮＬている。従ってブロック２
４の右側端子は接地端子に短絡される． 例えばブロック２４の左上の端子２４−１と右の端子２
４−３を導通させたい時はＭＯＳ３５をコントロールす
るヒューズ３０と，左上の端子につながるトランスファ
ーゲートをコントロールするヒューズ３０を切断するこ
とによって実現で造る。

第４図の例では入力端子が２本のみだったのでブロック
３２は２つで十分だったが、一般にはもつと入力数が増
えてもその分だけブロック３２を増やすだけでその中の
１本と右側の端子を短絡させることができる。すなわち
、ブロック３２の数は、入力端子（例えば２４−１．２
４−２）の本数と等しい。

なお、本実施例は出力バソファよりの出力が１ビット出
力のメモリにも、あるいはそれが多ビット同時出力のメ
モリにも同様に適用できる。

多ビット同時出力の場合には、各ブロックがｌつの出力
に対応する構成が可能である。この場合は各ブロックは
それぞれ独立したセンスアンプとライトアンプを持つ。

また，Ｘデコーダ２は左右のメモリブロツクで共通のも
のとなる。

１つのメモリセルブロックから複数の出力を出す構或も
可能であり，この場合は複数のセンスアンプと複数のラ
イトアンプがｌつのブロック中に存在すれば良い。

多ビット出力を複数のメモリセルブロックに分けて出す
前者は，同時出力に用いるメモリセルブロックすべての
ワード線をＯＮ出来る、すなわち消費電力の制限がより
ゆるい場合に適する。Ｘ系デコーダの論理が簡単に出来
、より高速化するのに適している． 多ビットをｌつのメモリブロックから出力する後者の場
合は以下の応用に適する。すなわち，よりメモリに対す
る消費電力の制限がきびしく、複数ブロックにわたって
ワード線をＯＮさせるとメモリセル保持電流が大きくな
りすぎる場合は、多ビットを１つのメモリブロックから
出力する方式をとらざるを得ない。

［実施例２］ 第５図で本発明の第２の実施例を説明する。

本実施例が実施例１と異なるのは、冗長メモリセルアレ
−７が全部のメモリセルブロックではないが，１つ又は
複数のメモリセルブロックの中に集中していることであ
る。

第５図左側の冗長メモリセルアレーを含まないメモリセ
ルブロックを通常ブロック、右側のメモリセルブロック
すなわち冗長メモリセルアレーを含むブロックを冗長ブ
ロックと呼ぶ。

通常メモリセルアレーに欠陥メモリセルがあった場合そ
れは通常ブロックの冗長プログラム回路６によって検出
し，通常ブロックのアクセスを欠陥メモリセルアクセス
抑止信号ｌ１により禁止する。それと同時に冗長ブロッ
クのメモリをアクセスするために冗長メモリセルアクセ
ス信号１２を発生する。

本実施例によれば，冗長メモリセルアレ−７を全メモリ
ブロックに含ませなくてもよく、冗長メモリセルアレー
の占める面積を減少でき，通常のメモリセルアレー面積
の増大を可能とできる。

［実施例３］ 第６図によって本発明の他の実施例を説明する。

本実施例でも実施例２の場合と同様に冗長メモリアレー
７は通常メモリブロック６０ａになく、冗長メモリブロ
ック６０１にのみ存在する。ただ実施例２の場合と異な
るのは冗長メモリセルアレーの選択用プログラム回路７
２が，メモリアクセス禁止信号１１を発生するプログラ
ムブロック７１とは別に設けられていることである。

この構成をとることの効果は、以下のことがある．すな
わち、実施例２の構威では特にメモリセルアレーの分割
ブロック数が増えた場合、冗長メモリセルアレ−７の選
択のための論理が複雑になると言うことである。本実施
例の構成によるとプログラム回路７２を、それの駆動す
る冗長メモリセルアレ−７の近くに設けやすいため、高
速化しやすくなる． 本実施例の場合も一般にはメモリブロックは２つ以上あ
ってもよく、また冗長ブロックも２つ以上あってよい。

また、冗長メモリアレー７は１カラムのみとは限らず、
複数カラムを含んでよい。その時，冗長メモリ選択プロ
グラム回路７２は本図の様にアドレスデコード信号８の
下位ビット情報を用いれば良い．冗長メモリセルアレ−
７の複数のカラムをメモリ内の複数の欠陥ビットアドレ
スに対応させることも簡単に出来，その時は複数の欠陥
の救済が可能となる． ［実施例４］ 第７図にメモリセルアレ−４およびその直接周辺回路２
，５および６を８ブロック分割した場合の構威例を示す
。

それぞれのブロックを１ビット入出力に対応させると各
ブロックには最低１組のセンスアンプ及びライトアンプ
が必要となる（図示せず）が、同時に８ビットの入出力
が可能となる。

それぞれのブロック内の欠陥メモリセル含むカラムは各
ブロックにある冗長メモリセルアレ−７によって置きか
えて救済する． また，それぞれのブロックを２ビットの入出力に対応さ
せることも可能で、この場合は各ブロックには最低２組
のセンスアンプ及びライトアンプが必要となる。この時
、第７図の場合にはトータルで１６　（２Ｘ８）ビット
の出力を同時に行なえることになる．また、この時も欠
陥メモリセルを含むカラムの救済はブロック内に設けた
冗長セルアレーにて各ブロック毎に行なえば良い。

本実施例は、各ブロックの入出力が１ビット，２ビット
には限らず、もつと多入出力としても同様に有効である
。

Ｘ系（ワード線）は、ブロック内で入出力に必要な部分
のサブワード線をＯＮさせると、消費電力がより節約で
きる。その場合は、Ｙ系のアドレス情報も、Ｘ系デコー
ダに供給してやれば良い。

本実施例によれば、多ビット入出力構成を持つメモリに
おいて、各ブロック毎に，冗長プログラム回路および冗
長メモリセルアレ−７を設けているので高速な冗長性を
有するメモリ装置（冗長メモリ装置）が実現できる。

［実施例５］ 第８図にファンアウトが大きい場合でも高速動作可能な
デコーダの構成例を示す。

数が多く平行に配列されたＮＡＮＤゲート２で、共通し
て入力される信号（例えば、ＢＬＫ，ＩＮＨ）は、その
駆動ゲートから見た場合の論理的なｆａ’ｎｏｕｔ数は
大変大きくなる。これはゲートの高速化のためには悪影
響がある。そこで、本デコーダ論理ゲートの特徴は第８
図（ａ）の様に、共通の入力端子の入力を少数のＭＯＳ
等の素子で受けて駆動ゲートの負荷を軽くした。これは
論理的には第８図（ｂ）に示す論理構成となる。

本実施例によれば，入力のｆａｎ　ｏｕｔは大きくても
高速に動作する並列なＮＡＮＤゲートが得られる。

第８図の実施例のデコーダは、実施例２で示すような場
合（アクセス抑止信号１１が入力されるデコーダ２のよ
うにｆａｎ　ｏｕｔが大きい場合）であっても高速な動
作が可能である。

［実施例６］ 第９図を用いて、本発明技術による冗長デコーダと、従
来技術を用いた冗長デコーダの相違を述べる．第９図（
ａ）（Ｑ）は従来技術による冗長メモリデコーダの構成
例、第９図（ｂ）（ｄ）は本実施例の冗長メモリデコー
ダの構成例である。

第９図（ａ）（ｃ），第９図（ｂ）（ｄ）は共にカラム
デコーダを表わしている。７ビットの情報により，１２
８カラムの中から１カラムを選択する。

８個のＡＮＤゲート４０と１６個のＡＮＤゲート４２の
出力が１２８個ＡＮＤゲート４１の入力に接続される。

ＡＮＤゲート４ｌの出力信号はメモリセルアレーに向い
、１本のメモリセルカラムを選択する．符号４３はアク
セス抑止信号を発生するＮＡＮＤゲート（第３＠のＮＡ
ＮＤゲート２４−７に対応する）であるが、その出力信
号は第９図（ａ）（ｂ）の場合はデコーダの１段目のゲ
ートであるＡＮＤゲート４２に入力されており、第９図
（ｂ）（ｄ）の場合にはデコーダの２段目のゲートであ
るＡＮＤゲート４工に入力される。ＡＮＤゲート４４は
メモリブロック選択のゲートであり，２ビット入力の場
合，２２ブロック＝４ブロックの構成に対応できる。

冗長メモリセルをアクセスする場合には欠陥メモリセル
のアクセスを抑止するため、ＮＡＮＤゲート４３の出力
をＬｏｗにすることが必要であるが，第９図（ａ），（
ｃ）の従来技術の場合には、ＮＡＮＤゲート４３とＡＮ
Ｄゲート４２が直列なためＮＡＮＤゲート４３の遅延時
間がＡＮＤゲート４２．ＡＮＤゲート４１の遅延時間に
加えられることになり、全体の遅延時間がその分増加す
る。

しかし第９図（ｂ），（ｄ）の場合には、ＮＡＮＤゲー
ト４３はＡＮＤゲート４２と並列になっているため、Ｎ
ＡＮＤゲート４３の遅延時間はトータルの遅延時間を増
加させない。

このことにより、本構或がメモリアクセスの高速化を可
能にしている。

［実施例７］ 第１０図は，１部のメモリブロックのみに冗長メモリセ
ルを含む（すなわち、全てのメモリブロックに冗長メモ
リセルを含むわけではない）場合のカラムデコーダの構
成例である。すなわち，第６図におけるＹデコーダ５と
冗長プログラム回路（照合回路）７１と冗長メモリ選択
プログラム回路７２の構成を示した図である． 本図ではメモリブロックは１６分割されており、１６メ
モリブロックのうちの１つが選択される。

この選択を行なうのがＮＡＮＤゲート４９とＮＯＲゲー
ト５０である．すなわちＮＡＮＤゲート４９に入力され
る４　ｂｉｔの情報によって１６個のメモリブロックの
内のどれが選択されるかを決める。

ＮＡＮＤゲート４９とＮＯＲゲート５０の回路ブロック
７０は各メモリブロックに１つずつある。

選択されているメモリブロックにある回路ブロック７０
の出力のみが“Ｈ”になって２段目のデコーダ４１に伝
達される。

通常メモリセル４の他の冗長メモリセルフを含むメモリ
ブロックをｒ冗長メモリブロック６０ＬＪと呼び，通常
メモリセルのみで冗長メモリを含まないメモリブロック
を「通常メモリブロック６０２」と呼ぶ。

符号６１は通常メモリブロック６０２とＹデコーダ（５
．６）の構或を示す回路ブロックであり、符号６２は冗
長メモリブロック６０１のＹデコーダ（５，６，１３）
の構或を示す回路ブロックである。

符号７１は、欠陥メモリセルフのアクセス禁止信号発生
回路（欠陥アドレス照合回路）ブロックである。回路ブ
ロック７１も回路ブロック７０と同様に各メモリブロッ
ク（第６図の６０１，６０２）に１つずつあり、欠陥メ
モリセルのアドレスが入力されると、出力を″Ｌ′”に
することにより、そのメモリブロック中の通常メモリセ
ルを非選択にする機能を持っている。

符号４８はプログラム素子であり，左の４つの入力４８
−１と右の出力４８−２の接続関係を変化させることに
より欠陥メモリセルの位置に対応してプログラムを可能
としている。プログラム素子４８は、第４図に示したプ
ログラムヒューズ回路２４によって実現できる。

符号７２は第６図に示す冗長メモリ選択プログラム回路
７２に対応するものであり，冗長メモリブロック６０１
のみにあり，冗長メモリセル選択信号発生回路（欠陥ア
ドレス照合回路）とも称する。冗長メモリセル選択信号
発生回路７２も，冗長メモリブロック６０１の１個につ
き１個ずつある。冗長メモリセル選択信号発生回路７２
の機能は、入力されたアドレスが欠陥メモリセルのアド
レスであるかどうかを判断し、もしこれが欠陥メモリセ
ルのアドレスであったら、冗長メモリセル選択信号発生
回路７２の出力７２−ｌは“Ｈ”となり、冗長メモリセ
ル選択用ＡＮＤゲート５４へ入力される．冗長メモリセ
ル選択用ＡＮＤゲート５４では、１段目ＡＮＤゲート４
６の出力と出力７２−１のＡＮＤをとる。そのＡＮＤが
１Ｈ′の場合、冗長メモリセル選択信号線５５が活性化
され、その結果として、冗長メモリセルが選択される． 冗長メモリセル選択信号発生回路７２がアクセス禁止信
号発生回路７１と異なる点は、その出力のＩＩＨ”ＬＬ
”　が異なること、すなわち冗長メモリセル選択信号発
生回路７２の出力は欠陥メモリアドレスが入力された時
″Ｈ″になり、アクセス禁止信号発生回路７１の出力は
欠陥メモリアドレスの時、′Ｌ″になる点である． アクセス禁止信号発生回路７１と冗長メモリセル選択信
号発生回路７２の第２の相異点は、その入力の情報量で
ある．アクセス禁止信号発生回路７１は各メモリブロッ
ク毎に設けられているため、そのアドレスの指定は、メ
モリブロック内のアドレス情報（第１２図（ｂ）に示さ
れた情報）のみを入力すれば良い。しかし、冗長メモリ
セル選択信号発生回路７２は各メモリマットごとにある
わけではないので、その冗長メモリセルがおきかえる欠
陥セルがどのメモリブロックに含まれるかと言う情報す
なわちメモリブロックのアドレスの情報も入力する必要
がある。すなわち第１２図（ａ）の情報を入力しなけれ
ばならない。

また、本構成例では、アクセス抑止信号発生ゲート４３
が、他の論理ゲート４６．４７と並列に動作するため、
アクセス抑止信号発生回路の遅延時間が全体の遅延時間
の増加につながらないという効果がある。

第１１図は，メモリ装置の全体説明図である。

アドレスバツファｌは、入力されたアドレス入力５０に
基づいてアドレス信号へ変換しＸデコーダ２およびＹデ
コーダ５へ伝達する。入力されたアドレス信号に基づい
て，Ｘデコーダ２によってワード線が選択され、かつＹ
デコーダ５によってデータ線が選択されることにより、
メモリセルアレー中の所定のメモリセルが選択され，セ
ンスアンプを介して出力バツファ５２へ伝達され、出力
データ５３として出力される。

このメモリ装置に対して、上述した本発明の実施例の構
或を適用することによって，高速動作可能な冗長メモリ
装置が得られる． 本発明の冗長メモリ装置及び冗長メモリ装置の方式は、
第１１図に示したような単体の半導体メモリ装置のみな
らず、例えば、中央演算ユニット（Ｃ　Ｐ　Ｕ）を含み
欠陥救済の必要な半導体メモリ装置を含むマイクロプロ
セッサ等においても用いられる。

〔発明の効果〕

本発明によれば，冗長メモリセルアレーへのアクセスを
高速とできるので、高速動作可能な冗長メモリ装置を得
ることができる．

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示す図、第２図
は従来の欠陥救済技術による冗長メモリの構成を示す図
、第３図は本発明のプログラム回路部の詳細を示す図、
第４図はヒューズ回路部の詳細を示す図、第５図は本発
明の第２の実施例の構戊を示す図、第６図は本発明の第
３の実施例の構成を示す図、第７図は本発明の第４の実
施例の構或を示す図、第８図は本発明の第５の実施例の
構或を示す図、第９図は従来のデコーダ回路及び本発明
のデコーダ回路を示す図、第１０図は第６図の周辺回路
の具体的構或図、第１１図は一般のメモリ装置の全体構
威概略図、第１２図はアドレス情報の一例を示す図であ
る． ■・・・入カバツファ、２・・・Ｘデコーダ、４・・・
メモリセルアレ−　５・・・Ｙデコーダ，６・・・冗長
プログラム回路、７・・・冗長メモリセルアレイ，８・
・・アドレス信号．１２．５５・・・冗長メモリセルア
クセス信号、２１．４１・・・２段目ＡＮＤゲート，２
４、・・プログラムヒューズ回路、７１・・・アクセス
禁止信号発生回路、７２・・・冗長メモリセル選択信号
発生回第 ９ 図 （ａ） １１ （ｂ） 第９図 ｆｃｌ ＝　トニ）べ＜只 第 １２ 図 （ａｌ ノト （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレーと予備メモリセルアレーと、上記
   メモリアレーと予備メモリアレーヘデータを入出力する
   ための手段とを有し、 上記メモリセルアレーは、複数ブロックに分割されてお
   り、 上記複数ブロックのそれぞれに、上記ブロック内の欠陥
   メモリセルがアクセスされた際に、アクセス禁止信号を
   発生する手段と上記欠陥メモリセルがアクセスされた際
   に、上記予備メモリセルアレーを選択する手段とを有す
   ることを特徴とする冗長メモリ装置。 ２、請求項１において、上記複数ブロック毎に、上記予
   備メモリセルアレーが設けられたことを特徴とする冗長
   メモリ装置。 ３、請求項１において、上記データを入出力する手段に
   おいて、同時に複数ビットの入出力を行うことを特徴と
   する冗長メモリ装置。 ４、複数ブロックに分割されたメモリセルアレーと、予
   備メモリセルアレーと、上記メモリセルアレー及び上記
   予備メモリセルアレーヘデータを入出力するための手段
   と、 上記ブロック毎に、上記ブロック内の欠陥メモリセルが
   アクセスされた際に、欠陥メモリセルの代わりに、上記
   予備メモリセルアレー内のメモリセルを選択する手段と
   を有することを特徴とする冗長メモリ装置。 ５、複数ブロックに分割されたメモリセルアレーと、冗
   長メモリセルアレーと、前記メモリセルアレー内の欠陥
   メモリセルのアドレスを受けた場合、上記アドレスを上
   記冗長メモリセルアレー内のアドレスにデコードするデ
   コーダと、上記ブロック内の欠陥メモリのアクセスを禁
   止する信号を発生するため上記ブロック毎に設けられた
   プログラム用素子とを有することを特徴とする冗長メモ
   リ装置。 ６、請求項５において、欠陥メモリセルを含むブロック
   の位置の情報が、どのブロックに属するプログラム素子
   をプログラムしたかによつて蓄えられていることを特徴
   とする冗長メモリ装置。 ７、メモリと、冗長メモリとを有し、前記メモリ内の欠
   陥を回避するために、欠陥メモリのアドレスを受け取つ
   た場合はこれを冗長メモリのアドレスにデコードし、 前記メモリは複数のブロックに分割されており、 前記各ブロック内の欠陥メモリを回避するための欠陥メ
   モリセルのアクセス禁止信号ためのプログラム用素子を
   前記ブロックごとに設けることにより欠陥メモリを含む
   ブロックの位置の情報が、どのブロックに属するプログ
   ラム素子をプログラムしたかによつて蓄えられている、
   ことを特徴とする、欠陥メモリ救済方式。 ８、請求項７において、前記プログラム素子とは別のプ
   ログラム素子を含み 前記の別のプログラム素子は前記の冗長メモリのアドレ
   ス情報の蓄積に用いていることを特徴とする、欠陥メモ
   リ救済方式。 ９、請求項７の欠陥メモリ救済方式で、 前記メモリブロックの一部を常に非選択にすることの出
   来るプログラム素子を含む欠陥メモリ救済方式。 １０、冗長メモリを含むメモリにおいて、 メモリセルが複数ブロックに分割されており、欠陥メモ
   リアクセス禁止信号をブロックごとに発生し、これをデ
   コーダの発生するブロック選択信号と並行してデコード
   することを特徴とする欠陥メモリ救済方式。 １１、請求項１記載の冗長メモリ装置を含んだマイクロ
   プロセッサ。 １２、複数ブロックのメモリセルアレーと、予備メモリ
   セルアレーとを有し、上記メモリセルアレーの欠陥メモ
   リセルがアクセスされた際に、欠陥メモリセルのアクセ
   スを抑止する信号を発生する手段を有し、上記複数ブロ
   ックを選択する信号と、上記アクセスを抑止する信号の
   論理否定との論理積が予備メモリセルアクセス信号であ
   ることを特徴とする冗長メモリ装置。