JPH11250688A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11250688A JPH11250688A JP10050775A JP5077598A JPH11250688A JP H11250688 A JPH11250688 A JP H11250688A JP 10050775 A JP10050775 A JP 10050775A JP 5077598 A JP5077598 A JP 5077598A JP H11250688 A JPH11250688 A JP H11250688A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- defective
- address
- switch
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ線の本数が増大した場合、データ転送
の高速化が困難であった。 【解決手段】 不良アドレス記憶回路80は不良データ線
のアドレスを記憶し、この記憶したアドレスに応じて不
良データ線を置き換えるための信号を出力する。デコー
ダ群70を構成する各デコード回路D0…D15 は不良アドレ
ス記憶回路80の出力信号に応じて、データ線を置き換え
るための信号を同時に出力する。第１、第２のスイッチ
群50、60はデコード回路D0…D15 の出力信号に応じてデ
ータ線を冗長データ線方向にシフトし、不良データ線を
瞬時に置き換える。
の高速化が困難であった。 【解決手段】 不良アドレス記憶回路80は不良データ線
のアドレスを記憶し、この記憶したアドレスに応じて不
良データ線を置き換えるための信号を出力する。デコー
ダ群70を構成する各デコード回路D0…D15 は不良アドレ
ス記憶回路80の出力信号に応じて、データ線を置き換え
るための信号を同時に出力する。第１、第２のスイッチ
群50、60はデコード回路D0…D15 の出力信号に応じてデ
ータ線を冗長データ線方向にシフトし、不良データ線を
瞬時に置き換える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばダイナミッ
ク・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称
す）に適用され、入力アドレスに応じてデータ線を置き
換える不良救済方式を備えた半導体記憶装置に関する。
ク・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称
す）に適用され、入力アドレスに応じてデータ線を置き
換える不良救済方式を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】大容量の半導体記憶装置は、冗長メモリ
セルを備え、不良メモリセルを冗長メモリセルと置き換
える救済方式が採用されている。このように不良メモリ
セルを救済することにより、半導体記憶装置の歩留まり
を向上している。
セルを備え、不良メモリセルを冗長メモリセルと置き換
える救済方式が採用されている。このように不良メモリ
セルを救済することにより、半導体記憶装置の歩留まり
を向上している。
【０００３】半導体記憶装置の総容量は、行アドレスＲ
と列アドレスＣとデータ線幅（ビット数）Ｗの積であ
る。近時、広バス幅の要求が強いため、データ線幅Ｗが
大きくなり、相対的に列アドレスＲ又は行アドレスＣが
小さくなる傾向にある。例えば６４ＭビットＤＲＡＭの
場合、従来はＲ＝４Ｋ、Ｃ＝１Ｋ、Ｗ＝１６であった
が、最近登場したシステムオンチップを目指すロジック
回路に混載されたＤＲＡＭにおいては、Ｒ＝４Ｋ、Ｃ＝
６４、Ｗ＝２５６となっている。
と列アドレスＣとデータ線幅（ビット数）Ｗの積であ
る。近時、広バス幅の要求が強いため、データ線幅Ｗが
大きくなり、相対的に列アドレスＲ又は行アドレスＣが
小さくなる傾向にある。例えば６４ＭビットＤＲＡＭの
場合、従来はＲ＝４Ｋ、Ｃ＝１Ｋ、Ｗ＝１６であった
が、最近登場したシステムオンチップを目指すロジック
回路に混載されたＤＲＡＭにおいては、Ｒ＝４Ｋ、Ｃ＝
６４、Ｗ＝２５６となっている。
【０００４】従来は、行アドレスによるワード線の置き
換え、又は列アドレスによるビット線を置き換えにより
不良メモリセルの救済が行われていた。この方式は、行
又は列のアドレス幅が小さい場合、冗長メモリセルを相
対的に多く準備しないと高い救済率が望めない。
換え、又は列アドレスによるビット線を置き換えにより
不良メモリセルの救済が行われていた。この方式は、行
又は列のアドレス幅が小さい場合、冗長メモリセルを相
対的に多く準備しないと高い救済率が望めない。
【０００５】また、データ線幅が大きい半導体記憶装置
においては、冗長メモリセルとそれに接続された冗長デ
ータ線を用意し、不良データ線を冗長データ線で置き換
える方式の方が救済効率が高くなることが知られてい
る。この種のデータ線置き換え方式においては、一般
に、データ線シフト方式が使用されている。このデータ
線シフト方式は、不良したデータ線を隣接するデータ線
により置き換え、その置き換えに使われたデータ線をさ
らに隣接するデータ線と置き換え、これを繰り返して最
後のデータ線を冗長データ線と置き換える方式である。
においては、冗長メモリセルとそれに接続された冗長デ
ータ線を用意し、不良データ線を冗長データ線で置き換
える方式の方が救済効率が高くなることが知られてい
る。この種のデータ線置き換え方式においては、一般
に、データ線シフト方式が使用されている。このデータ
線シフト方式は、不良したデータ線を隣接するデータ線
により置き換え、その置き換えに使われたデータ線をさ
らに隣接するデータ線と置き換え、これを繰り返して最
後のデータ線を冗長データ線と置き換える方式である。
【０００６】図１０は、従来のデータ線シフト方式の半
導体記憶装置の一例を示すものである。この半導体記憶
装置は、メモリセルアレイ１１０、冗長メモリセルアレ
イ１２０を有している。アドレス信号はカラムアドレス
信号１３０及びロウアドレス信号１４０としてメモリセ
ルアレイ１１０及び冗長メモリセルアレイ１２０に供給
される。メモリセルアレイ１１０には１６ビットのデー
タ幅を有するデータ線１５０、１５１、１５２、１５
３、１５４…１５１５が接続され、冗長メモリセルアレ
イ１２０には冗長データ線１６０が接続されている。前
記アドレス信号１３０、１４０に応じてメモリセルアレ
イ１１０から読み出されたデータはデータ線１５０…１
５１５を介してスイッチ回路群１７０に供給される。こ
のスイッチ回路群１７０はスイッチＳＷ０…ＳＷ１５を
有している。スイッチＳＷ０の入力端は前記データ冗長
データ線１６０、及びデータ線１５０に接続され、スイ
ッチＳＷ１…ＳＷ１５の各入力端は隣接する２本のデー
タ線に接続される。各スイッチＳＷ０…ＳＷ１５の出力
端はデータ入出力線ＩＯ０、ＩＯ１…ＩＯ１５にそれぞ
れ接続されている。これらスイッチＳＷ０…ＳＷ１５に
はデコーダ群１８０を構成するデコード回路Ｄ０…Ｄ１
５が接続され、これらデコード回路Ｄ０…Ｄ１５にはヒ
ューズ回路群１９０を構成するヒューズ１９１と抵抗１
９２の接続点が接続される。
導体記憶装置の一例を示すものである。この半導体記憶
装置は、メモリセルアレイ１１０、冗長メモリセルアレ
イ１２０を有している。アドレス信号はカラムアドレス
信号１３０及びロウアドレス信号１４０としてメモリセ
ルアレイ１１０及び冗長メモリセルアレイ１２０に供給
される。メモリセルアレイ１１０には１６ビットのデー
タ幅を有するデータ線１５０、１５１、１５２、１５
３、１５４…１５１５が接続され、冗長メモリセルアレ
イ１２０には冗長データ線１６０が接続されている。前
記アドレス信号１３０、１４０に応じてメモリセルアレ
イ１１０から読み出されたデータはデータ線１５０…１
５１５を介してスイッチ回路群１７０に供給される。こ
のスイッチ回路群１７０はスイッチＳＷ０…ＳＷ１５を
有している。スイッチＳＷ０の入力端は前記データ冗長
データ線１６０、及びデータ線１５０に接続され、スイ
ッチＳＷ１…ＳＷ１５の各入力端は隣接する２本のデー
タ線に接続される。各スイッチＳＷ０…ＳＷ１５の出力
端はデータ入出力線ＩＯ０、ＩＯ１…ＩＯ１５にそれぞ
れ接続されている。これらスイッチＳＷ０…ＳＷ１５に
はデコーダ群１８０を構成するデコード回路Ｄ０…Ｄ１
５が接続され、これらデコード回路Ｄ０…Ｄ１５にはヒ
ューズ回路群１９０を構成するヒューズ１９１と抵抗１
９２の接続点が接続される。
【０００７】上記構成において、メモリセルアレイ１１
０のメモリセルに不良が有る場合、この不良メモリセル
が接続されるデータ線に対応するヒューズが切断され
る。例えばデータ線１５４に不良が有るとすると、これ
に対応して、デコード回路Ｄ４に接続されるヒューズが
切断される。すると、このヒューズに対応するデコード
回路Ｄ４の出力信号に応じて、スイッチＳＷ４が隣のデ
ータ線１５３とデータ入出力線ＩＯ４とを接続し、不良
データ線１５４が正常なデータ線１５３により救済され
る。これとともに、デコーダＤ４からデコーダＤ０方向
に順次信号が伝達され、これらデコーダＤ４…Ｄ０によ
り、スイッチＳＷ３…ＳＷ０が切り換えられる。このた
め、スイッチＳＷ３はデータ線１５２とデータ入出力線
ＩＯ３とを接続し、スイッチＳＷ２はデータ線１５１と
データ入出力線ＩＯ２とを接続する。こうして各スイッ
チを切換え、各スイッチが隣のデータ線を選択するよう
にする。そして、最後のスイッチＳＷ０が冗長データ線
１６０とデータ入出力線ＩＯ０とを接続する。このよう
にして、データ線１５４の不良が救済される。
０のメモリセルに不良が有る場合、この不良メモリセル
が接続されるデータ線に対応するヒューズが切断され
る。例えばデータ線１５４に不良が有るとすると、これ
に対応して、デコード回路Ｄ４に接続されるヒューズが
切断される。すると、このヒューズに対応するデコード
回路Ｄ４の出力信号に応じて、スイッチＳＷ４が隣のデ
ータ線１５３とデータ入出力線ＩＯ４とを接続し、不良
データ線１５４が正常なデータ線１５３により救済され
る。これとともに、デコーダＤ４からデコーダＤ０方向
に順次信号が伝達され、これらデコーダＤ４…Ｄ０によ
り、スイッチＳＷ３…ＳＷ０が切り換えられる。このた
め、スイッチＳＷ３はデータ線１５２とデータ入出力線
ＩＯ３とを接続し、スイッチＳＷ２はデータ線１５１と
データ入出力線ＩＯ２とを接続する。こうして各スイッ
チを切換え、各スイッチが隣のデータ線を選択するよう
にする。そして、最後のスイッチＳＷ０が冗長データ線
１６０とデータ入出力線ＩＯ０とを接続する。このよう
にして、データ線１５４の不良が救済される。
【０００８】
【発明が解決しようとする課題】図１０に示すデータ線
シフト方式による不良メモリセルの救済は、入力される
アドレスに応じて一意のデータ線のみ救済するため、救
済効率が十分に上がらない。すなわち、切断されたフュ
ーズに接続されたデコード回路に対応するデータ線以外
救済することができない。そこで、救済効率を向上する
ため、入力されるアドレスに応じて異なる不良データ線
を置き換え可能とする方式が考えられている。
シフト方式による不良メモリセルの救済は、入力される
アドレスに応じて一意のデータ線のみ救済するため、救
済効率が十分に上がらない。すなわち、切断されたフュ
ーズに接続されたデコード回路に対応するデータ線以外
救済することができない。そこで、救済効率を向上する
ため、入力されるアドレスに応じて異なる不良データ線
を置き換え可能とする方式が考えられている。
【０００９】図１１は、従来の半導体記憶装置の他の例
を示すものであり、冗長データ線を任意の複数の不良デ
ータ線と置き換え可能とした例を示している。図１１
は、特開平７−１１４８００号公報に開示されている回
路であり、図１１において、図１０と同一部分には同一
符号を付している。この例の場合、第１のスイッチ回路
群２１０を構成する各スイッチの一端は冗長データ線１
６０に接続され、第２のスイッチ群２２０を構成する各
スイッチの一端は各データ線１５０…１５１５に接続さ
れている。これら第１のスイッチ回路２１０の各スイッ
チの他端は、第２のスイッチ回路２１０の各スイッチの
他端とともに対応するデータ入出力線ＩＯ０…ＩＯ１５
に接続されている。第１のスイッチ回路２１０の各スイ
ッチはデコーダ群２３０を構成する各デコード回路Ｄ０
…Ｄ１５の出力信号により制御され、第２のスイッチ回
路２２０の各スイッチはデコーダ群２３０を構成する各
デコード回路Ｄ０…Ｄ１５の反転出力信号により制御さ
れる。これらデコード回路Ｄ０…Ｄ１５は不良アドレス
記憶回路（Ｆ）２４０に接続されている。この不良アド
レス記憶回路２４０は不良アドレスを保持し、入力され
たアドレスと保持しているアドレスとが一致した場合、
複数ビットの信号を出力する。前記各デコード回路Ｄ０
…Ｄ１５は不良アドレス記憶回路２４０の出力信号に応
じて通常第２のスイッチ群２２０のスイッチをオン状態
とし、第１のスイッチ群２１０の各スイッチをオフ状態
に設定している。一方、不良アドレス記憶回路２４０に
保持されている不良アドレスと、入力されたアドレスと
が一致した場合、不良アドレス記憶回路２４０の出力信
号に応じて対応するデコード回路の出力信号が反転され
る。例えばデータ線１５１に不良がある場合において、
デコード回路Ｄ１の出力信号が反転した場合、データ線
１５１がデータ入出力線ＩＯ１から切り離され、冗長デ
ータ線１６０に接続される。したがって、データ線１５
１が冗長データ線１６０により救済される。
を示すものであり、冗長データ線を任意の複数の不良デ
ータ線と置き換え可能とした例を示している。図１１
は、特開平７−１１４８００号公報に開示されている回
路であり、図１１において、図１０と同一部分には同一
符号を付している。この例の場合、第１のスイッチ回路
群２１０を構成する各スイッチの一端は冗長データ線１
６０に接続され、第２のスイッチ群２２０を構成する各
スイッチの一端は各データ線１５０…１５１５に接続さ
れている。これら第１のスイッチ回路２１０の各スイッ
チの他端は、第２のスイッチ回路２１０の各スイッチの
他端とともに対応するデータ入出力線ＩＯ０…ＩＯ１５
に接続されている。第１のスイッチ回路２１０の各スイ
ッチはデコーダ群２３０を構成する各デコード回路Ｄ０
…Ｄ１５の出力信号により制御され、第２のスイッチ回
路２２０の各スイッチはデコーダ群２３０を構成する各
デコード回路Ｄ０…Ｄ１５の反転出力信号により制御さ
れる。これらデコード回路Ｄ０…Ｄ１５は不良アドレス
記憶回路（Ｆ）２４０に接続されている。この不良アド
レス記憶回路２４０は不良アドレスを保持し、入力され
たアドレスと保持しているアドレスとが一致した場合、
複数ビットの信号を出力する。前記各デコード回路Ｄ０
…Ｄ１５は不良アドレス記憶回路２４０の出力信号に応
じて通常第２のスイッチ群２２０のスイッチをオン状態
とし、第１のスイッチ群２１０の各スイッチをオフ状態
に設定している。一方、不良アドレス記憶回路２４０に
保持されている不良アドレスと、入力されたアドレスと
が一致した場合、不良アドレス記憶回路２４０の出力信
号に応じて対応するデコード回路の出力信号が反転され
る。例えばデータ線１５１に不良がある場合において、
デコード回路Ｄ１の出力信号が反転した場合、データ線
１５１がデータ入出力線ＩＯ１から切り離され、冗長デ
ータ線１６０に接続される。したがって、データ線１５
１が冗長データ線１６０により救済される。
【００１０】この例の場合、入力アドレスに応じて不良
データ線を救済することができる。しかも、不良アドレ
スが供給された場合、不良のメモリセルに接続されたデ
ータ線は瞬時に冗長データ線に切り換えられるため、デ
ータ転送に時間的な余裕がある。しかし、データ幅が多
くなった場合、冗長データ線１６０の長さが長くなるた
め、配線の容量が増大し高速なデータ転送が困難となる
ことが予想される。
データ線を救済することができる。しかも、不良アドレ
スが供給された場合、不良のメモリセルに接続されたデ
ータ線は瞬時に冗長データ線に切り換えられるため、デ
ータ転送に時間的な余裕がある。しかし、データ幅が多
くなった場合、冗長データ線１６０の長さが長くなるた
め、配線の容量が増大し高速なデータ転送が困難となる
ことが予想される。
【００１１】本発明は、上記課題を解決すものであり、
その目的とするところは、データ幅が大きくなった場合
においても高速なデータ転送を行うことが可能な半導体
記憶装置を提供するものである。
その目的とするところは、データ幅が大きくなった場合
においても高速なデータ転送を行うことが可能な半導体
記憶装置を提供するものである。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数のメモリセルが配置されたメモリセル
アレイと、このメモリセルアレイの一端に隣接して配置
された冗長メモリセルアレイと、前記メモリセルアレイ
に接続され、データを転送するための複数のデータ線
と、前記冗長メモリセルアレイに接続され、データを転
送するための冗長データ線と、前記複数のデータ線に対
応して配置された複数の入出力データ線と、前記データ
線と対応する前記入出力データ線とを接続する複数のス
イッチを有する第１のスイッチ群と、前記第１のスイッ
チ群と同数のスイッチを有し、前記メモリセルアレイの
他端に位置するデータ線を除く前記各データ線及び前記
冗長データ線と前記入出力データ線とを接続する第２の
スイッチ群と、不良データ線のアドレスを記憶する不良
アドレス記憶回路と、前記第１、第２のスイッチ群を構
成する各スイッチに対応してデコード回路が設けられ、
前記不良アドレス記憶回路から出力される不良データ線
のアドレスに応じて、前記第１、第２のスイッチ群を構
成する各スイッチのうち、不良データ線と前記冗長デー
タ線の間に位置するスイッチを制御するための信号を同
時に出力するデコーダ群とを具備している。
決するため、複数のメモリセルが配置されたメモリセル
アレイと、このメモリセルアレイの一端に隣接して配置
された冗長メモリセルアレイと、前記メモリセルアレイ
に接続され、データを転送するための複数のデータ線
と、前記冗長メモリセルアレイに接続され、データを転
送するための冗長データ線と、前記複数のデータ線に対
応して配置された複数の入出力データ線と、前記データ
線と対応する前記入出力データ線とを接続する複数のス
イッチを有する第１のスイッチ群と、前記第１のスイッ
チ群と同数のスイッチを有し、前記メモリセルアレイの
他端に位置するデータ線を除く前記各データ線及び前記
冗長データ線と前記入出力データ線とを接続する第２の
スイッチ群と、不良データ線のアドレスを記憶する不良
アドレス記憶回路と、前記第１、第２のスイッチ群を構
成する各スイッチに対応してデコード回路が設けられ、
前記不良アドレス記憶回路から出力される不良データ線
のアドレスに応じて、前記第１、第２のスイッチ群を構
成する各スイッチのうち、不良データ線と前記冗長デー
タ線の間に位置するスイッチを制御するための信号を同
時に出力するデコーダ群とを具備している。
【００１３】前記不良アドレス記憶回路は、不良データ
線のアドレスを記憶する複数のフューズ回路と、入力ア
ドレスに応じて前記フューズ回路から出力される不良デ
ータ線のアドレスを転送するトランスファーゲートとを
有し、前記各フューズ回路は不良データ線のアドレスに
応じてプログラムされるフューズと、電源投入時に前記
フューズの状態をラッチするラッチ回路とを具備してい
る。
線のアドレスを記憶する複数のフューズ回路と、入力ア
ドレスに応じて前記フューズ回路から出力される不良デ
ータ線のアドレスを転送するトランスファーゲートとを
有し、前記各フューズ回路は不良データ線のアドレスに
応じてプログラムされるフューズと、電源投入時に前記
フューズの状態をラッチするラッチ回路とを具備してい
る。
【００１４】前記デコーダ群を構成する各デコード回路
は、前記不良アドレス記憶回路から出力される不良デー
タ線のアドレスを受ける入力端と、前記第２のスイッチ
回路群のスイッチに接続された非反転出力端、及び前記
第１のスイッチ回路群のスイッチに接続された反転出力
端を有し、前記不良データ線のアドレスが対応するデー
タ線のアドレスと比べて等しいか大きい場合、非反転出
力端より第１の論理の信号を出力し、小さい場合、非反
転出力端より第２の論理の信号を出力する。
は、前記不良アドレス記憶回路から出力される不良デー
タ線のアドレスを受ける入力端と、前記第２のスイッチ
回路群のスイッチに接続された非反転出力端、及び前記
第１のスイッチ回路群のスイッチに接続された反転出力
端を有し、前記不良データ線のアドレスが対応するデー
タ線のアドレスと比べて等しいか大きい場合、非反転出
力端より第１の論理の信号を出力し、小さい場合、非反
転出力端より第２の論理の信号を出力する。
【００１５】前記不良アドレス記憶回路は、データ線の
置き換えを行うか否かを示す信号を出力し、この信号は
前記デコーダ群のうち前記冗長データ線が接続されるス
イッチを制御するデコード回路のみに供給される。
置き換えを行うか否かを示す信号を出力し、この信号は
前記デコーダ群のうち前記冗長データ線が接続されるス
イッチを制御するデコード回路のみに供給される。
【００１６】また、本発明は、複数のメモリセルが配置
されたメモリセルアレイと、このメモリセルアレイの最
下位に隣接して配置された第１の冗長メモリセルアレイ
と、前記メモリセルアレイの最上位に隣接して配置され
た第２の冗長メモリセルアレイと、前記メモリセルアレ
イに接続され、データを転送するための複数のデータ線
と、前記第１の冗長メモリセルアレイに接続され、デー
タを転送するための第１の冗長データ線と、前記第２の
冗長メモリセルアレイに接続され、データを転送するた
めの第２の冗長データ線と、前記複数のデータ線に対応
して配置された複数の入出力データ線と、出力端に前記
入出力データ線がそれぞれ接続される複数のスイッチを
有し、前記各スイッチのうち、入力端に前記メモリセル
アレイの最下位に位置するデータ線が接続される最下位
のスイッチはこのデータ線に隣接するデータ線と前記第
１の冗長データ線が接続され、入力端に前記メモリセル
アレイの最上位に位置するデータ線が接続される最上位
のスイッチはこのデータ線に隣接するデータ線と前記第
２の冗長データ線が接続され、前記最下位及び最上位の
スイッチ以外の複数のスイッチは入力端に前記入出力デ
ータ線と対応する前記データ線と、このデータ線の両隣
に位置するデータ線が接続されるスイッチ群と、不良デ
ータ線のアドレスを記憶する不良アドレス記憶回路と、
前記スイッチ群を構成する各スイッチに対応してデコー
ド回路が設けられ、前記不良アドレス記憶回路から出力
される不良データ線のアドレスに応じて、前記スイッチ
群を構成する各スイッチのうち、不良データ線と前記冗
長データ線の間に位置するスイッチを制御するための信
号を同時に出力するデコーダ群とを具備している。
されたメモリセルアレイと、このメモリセルアレイの最
下位に隣接して配置された第１の冗長メモリセルアレイ
と、前記メモリセルアレイの最上位に隣接して配置され
た第２の冗長メモリセルアレイと、前記メモリセルアレ
イに接続され、データを転送するための複数のデータ線
と、前記第１の冗長メモリセルアレイに接続され、デー
タを転送するための第１の冗長データ線と、前記第２の
冗長メモリセルアレイに接続され、データを転送するた
めの第２の冗長データ線と、前記複数のデータ線に対応
して配置された複数の入出力データ線と、出力端に前記
入出力データ線がそれぞれ接続される複数のスイッチを
有し、前記各スイッチのうち、入力端に前記メモリセル
アレイの最下位に位置するデータ線が接続される最下位
のスイッチはこのデータ線に隣接するデータ線と前記第
１の冗長データ線が接続され、入力端に前記メモリセル
アレイの最上位に位置するデータ線が接続される最上位
のスイッチはこのデータ線に隣接するデータ線と前記第
２の冗長データ線が接続され、前記最下位及び最上位の
スイッチ以外の複数のスイッチは入力端に前記入出力デ
ータ線と対応する前記データ線と、このデータ線の両隣
に位置するデータ線が接続されるスイッチ群と、不良デ
ータ線のアドレスを記憶する不良アドレス記憶回路と、
前記スイッチ群を構成する各スイッチに対応してデコー
ド回路が設けられ、前記不良アドレス記憶回路から出力
される不良データ線のアドレスに応じて、前記スイッチ
群を構成する各スイッチのうち、不良データ線と前記冗
長データ線の間に位置するスイッチを制御するための信
号を同時に出力するデコーダ群とを具備している。
【００１７】前記不良アドレス記憶回路は、第１の不良
データ線のアドレスを記憶する第１の不良アドレス記憶
回路、及び第２の不良データ線のアドレスを記憶する第
２の不良アドレス記憶回路を有し、前記デコーダ群は前
記第１の不良アドレス記憶回路より供給される第１の不
良データ線のアドレスに応じて前記スイッチを制御し、
データ線を前記第２の冗長データ線方向に置き換える第
１のデコーダ群と、前記第２の不良アドレス記憶回路よ
り供給される第２の不良データ線のアドレスに応じて前
記スイッチを制御し、データ線を前記第１の冗長データ
線方向に置き換える第２のデコーダ群と具備している。
データ線のアドレスを記憶する第１の不良アドレス記憶
回路、及び第２の不良データ線のアドレスを記憶する第
２の不良アドレス記憶回路を有し、前記デコーダ群は前
記第１の不良アドレス記憶回路より供給される第１の不
良データ線のアドレスに応じて前記スイッチを制御し、
データ線を前記第２の冗長データ線方向に置き換える第
１のデコーダ群と、前記第２の不良アドレス記憶回路よ
り供給される第２の不良データ線のアドレスに応じて前
記スイッチを制御し、データ線を前記第１の冗長データ
線方向に置き換える第２のデコーダ群と具備している。
【００１８】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、この発明の第１の実施の形
態を示すものであり、データ線シフト方式の半導体記憶
装置の一例を示すものである。この半導体記憶装置は、
例えばＤＲＡＭを構成するメモリセルアレイ１０、冗長
メモリセルアレイ２０を有している。アドレス信号ＡＤ
Ｄはカラムアドレス信号３０及びロウアドレス信号４０
としてメモリセルアレイ１０及び冗長メモリセルアレイ
２０に供給される。メモリセルアレイ１０には１６ビッ
トのデータ幅を有するデータ線ＤＬ０、ＤＬ１、ＤＬ
２、ＤＬ３、ＤＬ４…ＤＬ１５が接続され、冗長メモリ
セルアレイ２０には冗長データ線ＲＤＬが接続されてい
る。前記データ線ＤＬ０…ＤＬ１５は第１のスイッチ回
路群５０を介して入出力データ線ＩＯ０…ＩＯ１５に接
続される。すなわち、各データ線ＤＬ０…ＤＬ１５は第
１のスイッチ回路群５０を構成する各スイッチＳＷ１
０、ＳＷ１１…ＳＷ１１５の一端にそれぞれ接続され、
各スイッチＳＷ１０、ＳＷ１１…ＳＷ１１５の他端は入
出力データ線ＩＯ０、ＩＯ２…ＩＯ１５にそれぞれ接続
されている。
の形態を説明する。図１は、この発明の第１の実施の形
態を示すものであり、データ線シフト方式の半導体記憶
装置の一例を示すものである。この半導体記憶装置は、
例えばＤＲＡＭを構成するメモリセルアレイ１０、冗長
メモリセルアレイ２０を有している。アドレス信号ＡＤ
Ｄはカラムアドレス信号３０及びロウアドレス信号４０
としてメモリセルアレイ１０及び冗長メモリセルアレイ
２０に供給される。メモリセルアレイ１０には１６ビッ
トのデータ幅を有するデータ線ＤＬ０、ＤＬ１、ＤＬ
２、ＤＬ３、ＤＬ４…ＤＬ１５が接続され、冗長メモリ
セルアレイ２０には冗長データ線ＲＤＬが接続されてい
る。前記データ線ＤＬ０…ＤＬ１５は第１のスイッチ回
路群５０を介して入出力データ線ＩＯ０…ＩＯ１５に接
続される。すなわち、各データ線ＤＬ０…ＤＬ１５は第
１のスイッチ回路群５０を構成する各スイッチＳＷ１
０、ＳＷ１１…ＳＷ１１５の一端にそれぞれ接続され、
各スイッチＳＷ１０、ＳＷ１１…ＳＷ１１５の他端は入
出力データ線ＩＯ０、ＩＯ２…ＩＯ１５にそれぞれ接続
されている。
【００１９】また、前記冗長データ線ＲＤＬ、及びデー
タ線ＤＬ０…ＤＬ１４はデータ線を切り換えるための第
２のスイッチ回路群６０を介して入出力データ線ＩＯ０
…ＩＯ１５にそれぞれ接続される。すなわち、冗長デー
タ線ＲＤＬ、及びデータ線ＤＬ０…ＤＬ１４は第２のス
イッチ回路群６０を構成するスイッチＳＷ２０、ＳＷ２
１…ＳＷ２１５の一端に接続され、各スイッチＳＷ２
０、ＳＷ２１…ＳＷ２１５の他端は入出力データ線ＩＯ
０…ＩＯ１５にそれぞれ接続されている。
タ線ＤＬ０…ＤＬ１４はデータ線を切り換えるための第
２のスイッチ回路群６０を介して入出力データ線ＩＯ０
…ＩＯ１５にそれぞれ接続される。すなわち、冗長デー
タ線ＲＤＬ、及びデータ線ＤＬ０…ＤＬ１４は第２のス
イッチ回路群６０を構成するスイッチＳＷ２０、ＳＷ２
１…ＳＷ２１５の一端に接続され、各スイッチＳＷ２
０、ＳＷ２１…ＳＷ２１５の他端は入出力データ線ＩＯ
０…ＩＯ１５にそれぞれ接続されている。
【００２０】前記第１、第２のスイッチ群５０、６０を
構成する各スイッチはデコーダ群７０を構成するデコー
ド回路Ｄ０…Ｄ１５によりそれぞれ制御される。すなわ
ち、デコード回路Ｄ０の非反転出力端は前記スイッチＳ
Ｗ１０に接続され、反転出力端はスイッチＳＷ２０に接
続される。デコード回路Ｄ１の非反転出力端はスイッチ
ＳＷ１１に接続され、反転出力端はＳＷ２１に接続され
る。以下同様にしてデコード回路Ｄ１５の非反転出力端
はスイッチＳＷ１１５に接続され、反転出力端はＳＷ２
１５に接続される。これらデコード回路Ｄ０…Ｄ１５の
入力端には不良アドレス記憶回路８０の出力端が接続さ
れている。この不良アドレス記憶回路８０は不良データ
線のアドレスを記憶するとともに、データ線の置き換え
を行うか否かを示すデータを記憶し、入力されたカラム
又はロウアドレスに応じて、複数ビットの信号からなる
不良データ線のアドレス、及びデータ線の置き換えを行
うか否かを示す信号を出力する。
構成する各スイッチはデコーダ群７０を構成するデコー
ド回路Ｄ０…Ｄ１５によりそれぞれ制御される。すなわ
ち、デコード回路Ｄ０の非反転出力端は前記スイッチＳ
Ｗ１０に接続され、反転出力端はスイッチＳＷ２０に接
続される。デコード回路Ｄ１の非反転出力端はスイッチ
ＳＷ１１に接続され、反転出力端はＳＷ２１に接続され
る。以下同様にしてデコード回路Ｄ１５の非反転出力端
はスイッチＳＷ１１５に接続され、反転出力端はＳＷ２
１５に接続される。これらデコード回路Ｄ０…Ｄ１５の
入力端には不良アドレス記憶回路８０の出力端が接続さ
れている。この不良アドレス記憶回路８０は不良データ
線のアドレスを記憶するとともに、データ線の置き換え
を行うか否かを示すデータを記憶し、入力されたカラム
又はロウアドレスに応じて、複数ビットの信号からなる
不良データ線のアドレス、及びデータ線の置き換えを行
うか否かを示す信号を出力する。
【００２１】前記各デコード回路Ｄ０…Ｄ１５は不良ア
ドレス記憶回路８０の出力信号に応じて、通常、第１の
スイッチ群５０の各スイッチをオン状態とし、第２のス
イッチ群６０の各スイッチをオフ状態に設定している。
一方、データ線の置き換えを行う場合、不良アドレス記
憶回路８０の出力信号に応じて、不良データ線と冗長デ
ータ線に対応するデコード回路、及びこれらデコード回
路の相互間に位置するデコード回路の出力信号が反転さ
れる。例えばデータ線ＤＬ４に不良がある場合、不良ア
ドレス記憶回路８０の出力信号に応じてデコード回路Ｄ
０…Ｄ４の出力信号が同時に反転され、第１のスイッチ
回路群５０のスイッチＳＷ１０…ＳＷ１４がオフ、第２
のスイッチ回路群６０のスイッチＳＷ２０…ＳＷ２４が
オンとされる。このため、データ線ＤＬ４がデータ線Ｄ
Ｌ３に置き換えられ、データ線ＤＬ３がデータ線ＤＬ２
に置き換えられる。以下、同様にして、データ線ＤＬ０
が冗長データ線ＲＤＬに置き換えられる。このスイッチ
による置き換え動作は、デコード回路Ｄ０…Ｄ４の出力
信号に応じて同時に行われる。
ドレス記憶回路８０の出力信号に応じて、通常、第１の
スイッチ群５０の各スイッチをオン状態とし、第２のス
イッチ群６０の各スイッチをオフ状態に設定している。
一方、データ線の置き換えを行う場合、不良アドレス記
憶回路８０の出力信号に応じて、不良データ線と冗長デ
ータ線に対応するデコード回路、及びこれらデコード回
路の相互間に位置するデコード回路の出力信号が反転さ
れる。例えばデータ線ＤＬ４に不良がある場合、不良ア
ドレス記憶回路８０の出力信号に応じてデコード回路Ｄ
０…Ｄ４の出力信号が同時に反転され、第１のスイッチ
回路群５０のスイッチＳＷ１０…ＳＷ１４がオフ、第２
のスイッチ回路群６０のスイッチＳＷ２０…ＳＷ２４が
オンとされる。このため、データ線ＤＬ４がデータ線Ｄ
Ｌ３に置き換えられ、データ線ＤＬ３がデータ線ＤＬ２
に置き換えられる。以下、同様にして、データ線ＤＬ０
が冗長データ線ＲＤＬに置き換えられる。このスイッチ
による置き換え動作は、デコード回路Ｄ０…Ｄ４の出力
信号に応じて同時に行われる。
【００２２】図２は、上記不良アドレス記憶回路８０を
示すものである。この不良アドレス記憶回路８０は、第
１、第２のフューズ回路群８１、８２と、デコーダ８３
と、複数のトランスファーゲート群８４０…８４３によ
り構成されている。第１のフューズ回路群８１はデータ
線の置き換えをするか否かのデータを記憶する複数のフ
ューズ回路８１ａを有している。第２のフューズ回路群
８２は、不良データ線のアドレスを記憶する複数のフュ
ーズ回路８２ａを有している。デコーダ８３は、カラム
又はロウのアドレス信号Ａ０、Ａ１に応じて、第１、第
２のフューズ回路群８１、８２より所定のフューズ回路
を選択するための選択信号を出力する。トランスファー
ゲート群８４０…８４３は、デコーダ８３から供給され
る選択信号に応じて、前記各フューズ回路８１ａ、８２
ａの出力信号を取り出す。この不良アドレス記憶回路８
０は、例えば４つの不良アドレスを記憶することが可能
とされ、これら記憶された不良アドレスはトランスファ
ーゲート群８４０…８４３により選択的に取り出され
る。
示すものである。この不良アドレス記憶回路８０は、第
１、第２のフューズ回路群８１、８２と、デコーダ８３
と、複数のトランスファーゲート群８４０…８４３によ
り構成されている。第１のフューズ回路群８１はデータ
線の置き換えをするか否かのデータを記憶する複数のフ
ューズ回路８１ａを有している。第２のフューズ回路群
８２は、不良データ線のアドレスを記憶する複数のフュ
ーズ回路８２ａを有している。デコーダ８３は、カラム
又はロウのアドレス信号Ａ０、Ａ１に応じて、第１、第
２のフューズ回路群８１、８２より所定のフューズ回路
を選択するための選択信号を出力する。トランスファー
ゲート群８４０…８４３は、デコーダ８３から供給され
る選択信号に応じて、前記各フューズ回路８１ａ、８２
ａの出力信号を取り出す。この不良アドレス記憶回路８
０は、例えば４つの不良アドレスを記憶することが可能
とされ、これら記憶された不良アドレスはトランスファ
ーゲート群８４０…８４３により選択的に取り出され
る。
【００２３】前記フューズ回路８１ａ、８２ａは共に同
一構成であるため、フューズ回路８１ａについてのみ説
明する。電源電圧Ｖｃｃが供給される端子と接地間には
ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳ
トランジスタＮ１、フューズＦ１が直列接続されてい
る。前記トランジスタＰ１のゲートにはクリア信号ＣＬ
ＥＡＲが供給され、前記トランジスタＮ１のゲートには
セット信号ＳＥＴが供給されている。前記トランジスタ
Ｐ１とＮ１の接続点はラッチ回路ＬＴの入力端が接続さ
れている。このラッチ回路ＬＴはＰチャネルＭＯＳトラ
ンジスタＰ２、Ｐ３、ＮチャネルＭＯＳトランジスタＮ
２、Ｎ３により構成され、トランジスタＰ２とＮ２の接
続点が前記入力端となっている。ＮチャネルＭＯＳトラ
ンジスタＮ２の一端はＮチャネルＭＯＳトランジスタＮ
４を介して接地されている。このトランジスタＮ４のゲ
ートには前記クリア信号ＣＬＥＡＲが供給されている。
出力端としてのトランジスタＰ３、Ｎ３の接続点はトラ
ンスファーゲート８４の入力端に接続されている。
一構成であるため、フューズ回路８１ａについてのみ説
明する。電源電圧Ｖｃｃが供給される端子と接地間には
ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳ
トランジスタＮ１、フューズＦ１が直列接続されてい
る。前記トランジスタＰ１のゲートにはクリア信号ＣＬ
ＥＡＲが供給され、前記トランジスタＮ１のゲートには
セット信号ＳＥＴが供給されている。前記トランジスタ
Ｐ１とＮ１の接続点はラッチ回路ＬＴの入力端が接続さ
れている。このラッチ回路ＬＴはＰチャネルＭＯＳトラ
ンジスタＰ２、Ｐ３、ＮチャネルＭＯＳトランジスタＮ
２、Ｎ３により構成され、トランジスタＰ２とＮ２の接
続点が前記入力端となっている。ＮチャネルＭＯＳトラ
ンジスタＮ２の一端はＮチャネルＭＯＳトランジスタＮ
４を介して接地されている。このトランジスタＮ４のゲ
ートには前記クリア信号ＣＬＥＡＲが供給されている。
出力端としてのトランジスタＰ３、Ｎ３の接続点はトラ
ンスファーゲート８４の入力端に接続されている。
【００２４】上記構成の不良アドレス記憶回路８０の動
作について説明する。先ず、前記メモリセルアレイ１０
をテストし不良データ線を検出する。このテストの結
果、不良データ線が検出された場合、不良アドレス記憶
回路８０に不良データ線のアドレスが設定される。すな
わち、第１のフューズ回路８１を構成する各フューズ回
路８１ａのフューズが切断される。これとともに、第２
のフューズ回路８２のうち、前記フューズ回路８１ａに
対応する一列のフューズ回路８２ａが、不良データ線の
アドレスに応じてプログラムされ、所要のフューズ回路
８２ａのフューズＦ１が切断される。このプログラムさ
れたフューズの情報は、半導体記憶装置の電源投入時に
クリア信号ＣＬＥＡＲ、及びセット信号ＳＥＴが供給さ
れることにより、各ラッチ回路ＬＴにラッチされる。
作について説明する。先ず、前記メモリセルアレイ１０
をテストし不良データ線を検出する。このテストの結
果、不良データ線が検出された場合、不良アドレス記憶
回路８０に不良データ線のアドレスが設定される。すな
わち、第１のフューズ回路８１を構成する各フューズ回
路８１ａのフューズが切断される。これとともに、第２
のフューズ回路８２のうち、前記フューズ回路８１ａに
対応する一列のフューズ回路８２ａが、不良データ線の
アドレスに応じてプログラムされ、所要のフューズ回路
８２ａのフューズＦ１が切断される。このプログラムさ
れたフューズの情報は、半導体記憶装置の電源投入時に
クリア信号ＣＬＥＡＲ、及びセット信号ＳＥＴが供給さ
れることにより、各ラッチ回路ＬＴにラッチされる。
【００２５】メモリセルアレイ１０のアクセス時に、カ
ラム又はロウに対応するアドレスＡ０、Ａ１がデコーダ
８３に供給され、このデコーダ８３の出力信号に応じて
トランスファーゲート群８４０…８４３のうちの一つが
オンとされると、このオンとされたトランスファーゲー
ト群より“１”又は“０”の論理レベルの信号が組み合
わされた出力信号ＦＥ、Ｆ０、Ｆ１、Ｆ２、Ｆ３が出力
される。出力信号ＦＥはデータ線置き換えをするか否か
を示し、信号Ｆ０、Ｆ１、Ｆ２、Ｆ３は不良データ線の
アドレスを示している。これらの信号はデコーダ群７０
を構成する各デコード回路Ｄ０…Ｄ１５に供給される。
これらデコード回路Ｄ０…Ｄ１５は供給された信号をデ
コードし、前記第１、第２のスイッチ群５０、６０の各
スイッチを切り換え制御する。
ラム又はロウに対応するアドレスＡ０、Ａ１がデコーダ
８３に供給され、このデコーダ８３の出力信号に応じて
トランスファーゲート群８４０…８４３のうちの一つが
オンとされると、このオンとされたトランスファーゲー
ト群より“１”又は“０”の論理レベルの信号が組み合
わされた出力信号ＦＥ、Ｆ０、Ｆ１、Ｆ２、Ｆ３が出力
される。出力信号ＦＥはデータ線置き換えをするか否か
を示し、信号Ｆ０、Ｆ１、Ｆ２、Ｆ３は不良データ線の
アドレスを示している。これらの信号はデコーダ群７０
を構成する各デコード回路Ｄ０…Ｄ１５に供給される。
これらデコード回路Ｄ０…Ｄ１５は供給された信号をデ
コードし、前記第１、第２のスイッチ群５０、６０の各
スイッチを切り換え制御する。
【００２６】図３は、前記不良アドレス記憶回路８０の
出力信号とデコード回路Ｄ０…Ｄ１５の論理を示してい
る。不良データ線の置き換えを行う場合、前記出力信号
ＦＦは論理“１”、置き換えを行わない場合、論理
“０”に設定される。出力信号Ｆ０、Ｆ１、Ｆ２、Ｆ３
は前述したように、不良データ線のアドレスの最下位ビ
ットから最上位ビットまでを示している。デコード回路
Ｄ０…Ｄ１５は、図３に示す論理に従って、信号Ｆ０、
Ｆ１、Ｆ２、Ｆ３をデコードし、不良データ線のアドレ
スが対応するデータ線のアドレスと比べて等しいか大き
い場合、非反転出力端より論理“１”を出力し、小さい
場合、非反転出力端より論理“０”を出力する。
出力信号とデコード回路Ｄ０…Ｄ１５の論理を示してい
る。不良データ線の置き換えを行う場合、前記出力信号
ＦＦは論理“１”、置き換えを行わない場合、論理
“０”に設定される。出力信号Ｆ０、Ｆ１、Ｆ２、Ｆ３
は前述したように、不良データ線のアドレスの最下位ビ
ットから最上位ビットまでを示している。デコード回路
Ｄ０…Ｄ１５は、図３に示す論理に従って、信号Ｆ０、
Ｆ１、Ｆ２、Ｆ３をデコードし、不良データ線のアドレ
スが対応するデータ線のアドレスと比べて等しいか大き
い場合、非反転出力端より論理“１”を出力し、小さい
場合、非反転出力端より論理“０”を出力する。
【００２７】例えばデータ線ＤＬ３が不良の場合、デコ
ード回路Ｄ０…ＤＬ３は非反転出力端より論理“１”を
出力し、デコード回路Ｄ４…Ｄ１５は非反転出力端より
論理“０”を出力する。このため、第１のスイッチ回路
群５０のＳＷ１０…ＳＷ１３はオフ、ＳＷ１４…ＳＷ１
１５はオンとなり、第２のスイッチ回路群６０のＳＷ２
０…ＳＷ２３はオン、ＳＷ２４…ＳＷ２１５はオフとな
る。このため、データ線ＤＬ３がデータ線ＤＬ２に置き
換えられ、データ線ＤＬ２がデータ線ＤＬ１に置き換え
られ、データ線ＤＬ１がデータ線ＤＬ０に置き換えら
れ、データ線ＤＬ０が冗長データ線ＲＤＬに置き換えら
れる。
ード回路Ｄ０…ＤＬ３は非反転出力端より論理“１”を
出力し、デコード回路Ｄ４…Ｄ１５は非反転出力端より
論理“０”を出力する。このため、第１のスイッチ回路
群５０のＳＷ１０…ＳＷ１３はオフ、ＳＷ１４…ＳＷ１
１５はオンとなり、第２のスイッチ回路群６０のＳＷ２
０…ＳＷ２３はオン、ＳＷ２４…ＳＷ２１５はオフとな
る。このため、データ線ＤＬ３がデータ線ＤＬ２に置き
換えられ、データ線ＤＬ２がデータ線ＤＬ１に置き換え
られ、データ線ＤＬ１がデータ線ＤＬ０に置き換えら
れ、データ線ＤＬ０が冗長データ線ＲＤＬに置き換えら
れる。
【００２８】また、データ線の置き換えを行わない場
合、不良データ線記憶回路８０の出力信号ＦＥは論理
“０”、他の出力信号Ｆ０…Ｆ３も論理“０”となる。
このため、デコード回路Ｄ０…Ｄ１５の非反転出力端は
全て論理“０”の信号を出力する。このため、データ線
の置き換えは行われない。
合、不良データ線記憶回路８０の出力信号ＦＥは論理
“０”、他の出力信号Ｆ０…Ｆ３も論理“０”となる。
このため、デコード回路Ｄ０…Ｄ１５の非反転出力端は
全て論理“０”の信号を出力する。このため、データ線
の置き換えは行われない。
【００２９】一方、最も冗長データ線ＲＤＬから遠いデ
ータ線を置き換える場合、不良データ線記憶回路８０の
出力信号ＦＥは論理“１”、他の出力信号Ｆ０…Ｆ３も
論理“１”となる。このため、デコード回路Ｄ０…Ｄ１
５の非反転出力端は全て論理“１”の信号を出力する。
このため、全てのデータ線が置き換えられる。
ータ線を置き換える場合、不良データ線記憶回路８０の
出力信号ＦＥは論理“１”、他の出力信号Ｆ０…Ｆ３も
論理“１”となる。このため、デコード回路Ｄ０…Ｄ１
５の非反転出力端は全て論理“１”の信号を出力する。
このため、全てのデータ線が置き換えられる。
【００３０】図４は、図１に示す構成の具体的な回路図
を示しており、図１と同一部分には同一符号を付す。こ
の回路は、デコーダ群７０を構成する各デコード回路Ｄ
０…Ｄ１５が全て３段のナンド回路（又はアンド回路）
Ｎ１、Ｎ２、Ｎ３、及びインバータ回路Ｉ１により構成
されている。このうち、デコード回路Ｄ０の入力端のみ
に不良アドレス記憶回路８０から出力される置き換えを
するか否かを示す信号ＦＥが供給され、その他のデコー
ド回路Ｄ１…Ｄ１５には、不良データ線のアドレスを示
す信号Ｆ０…Ｆ３のみが供給される。置き換えをするか
否かを示す信号ＦＥをデコード回路Ｄ０のみに入力する
ことにより、この信号の配線長を短縮できるため、スイ
ッチを高速に制御できる。
を示しており、図１と同一部分には同一符号を付す。こ
の回路は、デコーダ群７０を構成する各デコード回路Ｄ
０…Ｄ１５が全て３段のナンド回路（又はアンド回路）
Ｎ１、Ｎ２、Ｎ３、及びインバータ回路Ｉ１により構成
されている。このうち、デコード回路Ｄ０の入力端のみ
に不良アドレス記憶回路８０から出力される置き換えを
するか否かを示す信号ＦＥが供給され、その他のデコー
ド回路Ｄ１…Ｄ１５には、不良データ線のアドレスを示
す信号Ｆ０…Ｆ３のみが供給される。置き換えをするか
否かを示す信号ＦＥをデコード回路Ｄ０のみに入力する
ことにより、この信号の配線長を短縮できるため、スイ
ッチを高速に制御できる。
【００３１】尚、入力端が非接続のナンド回路は入力端
に論理“１”の信号が供給されていることを示してい
る。このような構成及び論理とすることにより、各デコ
ード回路Ｄ０…Ｄ１５を同一の回路構成とすることがで
き回路を簡単化できる。
に論理“１”の信号が供給されていることを示してい
る。このような構成及び論理とすることにより、各デコ
ード回路Ｄ０…Ｄ１５を同一の回路構成とすることがで
き回路を簡単化できる。
【００３２】図５は、前記冗長メモリセルアレイ２０と
メモリセルアレイ１０の一部の回路例を示しており、図
１と同一部分には同一符号を付している。メモリセルア
レイ１０及び冗長メモリセルアレイ２０の構成はこれに
限定されるものではない。
メモリセルアレイ１０の一部の回路例を示しており、図
１と同一部分には同一符号を付している。メモリセルア
レイ１０及び冗長メモリセルアレイ２０の構成はこれに
限定されるものではない。
【００３３】メモリセルアレイ１０及び冗長メモリセル
アレイ２０は、例えば４つのメモリアレイブロックＢＬ
Ｋ０…ＢＬＫ３に分割されている。各メモリアレイブロ
ックＢＬＫ０…ＢＬＫ３には、１つのトランジスタと１
つのキャパシタからなる複数のメモリセルＭＣがマトリ
クス状に配置されている。各トランジスタのゲートはワ
ード線ＷＬに接続され、各トランジスタの電流通路の一
端はビット線ＢＬに接続されている。各メモリアレイブ
ロックＢＬＫ０…ＢＬＫ３の行方向には、ロウアドレス
に応じて前記ワード線を選択するロウデコーダＲＤ０…
ＲＤ３が配置されている。
アレイ２０は、例えば４つのメモリアレイブロックＢＬ
Ｋ０…ＢＬＫ３に分割されている。各メモリアレイブロ
ックＢＬＫ０…ＢＬＫ３には、１つのトランジスタと１
つのキャパシタからなる複数のメモリセルＭＣがマトリ
クス状に配置されている。各トランジスタのゲートはワ
ード線ＷＬに接続され、各トランジスタの電流通路の一
端はビット線ＢＬに接続されている。各メモリアレイブ
ロックＢＬＫ０…ＢＬＫ３の行方向には、ロウアドレス
に応じて前記ワード線を選択するロウデコーダＲＤ０…
ＲＤ３が配置されている。
【００３４】また、各メモリアレイブロックＢＬＫ０…
ＢＬＫ３の列方向には、センスアンプブロックＳＡ０…
ＳＡ３が配置されている。各センスアンプブロックＳＡ
０…ＳＡ３は複数のセンスアンプを有し、各センスアン
プは前記一対のビット線ＢＬに接続され、これらビット
線ＢＬはカラム選択トランジスタＣＳＴの電流通路の一
端にそれぞれ接続されている。これらカラム選択トラン
ジスタＣＳＴのゲートはカラム選択線ＣＳＬが接続され
ている。各センスアンプブロックＳＡ０…ＳＡ３には隣
接してカラムデコーダＣＤ０…ＣＤ３が配置され、これ
らカラムデコーダＣＤ０…ＣＤ３はカラムアドレスに応
じて前記カラム選択線ＣＳＬを選択する。
ＢＬＫ３の列方向には、センスアンプブロックＳＡ０…
ＳＡ３が配置されている。各センスアンプブロックＳＡ
０…ＳＡ３は複数のセンスアンプを有し、各センスアン
プは前記一対のビット線ＢＬに接続され、これらビット
線ＢＬはカラム選択トランジスタＣＳＴの電流通路の一
端にそれぞれ接続されている。これらカラム選択トラン
ジスタＣＳＴのゲートはカラム選択線ＣＳＬが接続され
ている。各センスアンプブロックＳＡ０…ＳＡ３には隣
接してカラムデコーダＣＤ０…ＣＤ３が配置され、これ
らカラムデコーダＣＤ０…ＣＤ３はカラムアドレスに応
じて前記カラム選択線ＣＳＬを選択する。
【００３５】前記冗長メモリセルアレイ２０に配置され
た各カラム選択トランジスタＣＳＴの電流通路の他端は
それぞれ冗長データ線ＲＤＬに接続され、前記メモリセ
ルアレイ１０に配置された各カラム選択トランジスタＣ
ＳＴの電流通路の他端はそれぞれデータ線ＤＬ０、ＤＬ
１…に接続されている。これら冗長データ線ＲＤＬ、デ
ータ線ＤＬ０、ＤＬ１…にはバッファＲＤＱＢ、ＤＱＢ
０、ＤＱＢ１…がそれぞれ接続されている。
た各カラム選択トランジスタＣＳＴの電流通路の他端は
それぞれ冗長データ線ＲＤＬに接続され、前記メモリセ
ルアレイ１０に配置された各カラム選択トランジスタＣ
ＳＴの電流通路の他端はそれぞれデータ線ＤＬ０、ＤＬ
１…に接続されている。これら冗長データ線ＲＤＬ、デ
ータ線ＤＬ０、ＤＬ１…にはバッファＲＤＱＢ、ＤＱＢ
０、ＤＱＢ１…がそれぞれ接続されている。
【００３６】上記第１の実施の形態によれば、不良アド
レス記憶回路８０から出力される不良データ線のアドレ
スをデコーダ群７０に設けられた各デコーダによりデコ
ードし、第１、第２のスイッチ群５０、６０を構成する
各スイッチのオン、オフ状態を切り換える信号を同時に
出力している。したがって、不良データ線のアドレスに
応じて不良データ線から冗長データ線に対応するスイッ
チを同時に切り換えることができるため、従来のよう
に、隣接するデコーダの出力信号に依存することなく、
高速動作が可能である。
レス記憶回路８０から出力される不良データ線のアドレ
スをデコーダ群７０に設けられた各デコーダによりデコ
ードし、第１、第２のスイッチ群５０、６０を構成する
各スイッチのオン、オフ状態を切り換える信号を同時に
出力している。したがって、不良データ線のアドレスに
応じて不良データ線から冗長データ線に対応するスイッ
チを同時に切り換えることができるため、従来のよう
に、隣接するデコーダの出力信号に依存することなく、
高速動作が可能である。
【００３７】また、冗長データ線をメモリセルアレイに
沿って配線する必要がないため、冗長データ線の容量を
最小限に抑えることができ、しかも、冗長データ線の容
量がデータ線の本数に依存することがないため、高速動
作が可能である。
沿って配線する必要がないため、冗長データ線の容量を
最小限に抑えることができ、しかも、冗長データ線の容
量がデータ線の本数に依存することがないため、高速動
作が可能である。
【００３８】図６、図７は、第１の実施の形態の変形例
を示すものである。第１の実施の形態は１６本のデータ
線を例に説明したが、この変形例は１４４本のデータ線
に対するデコーダの論理を示している。１４４本のデー
タ線のうちの１本を指定するため、８ビットのアドレス
線を使用する。すなわち、不良アドレス記憶回路より８
ビットの信号（これをＦ［０：８］と示す）を出力する
構成とする。この８ビットのうち下位３ビットＦ［０：
２］を図２、図３の論理に従ってプリデコードし、７つ
のプリデコード信号（これをｚａ［０：６］と示す）を
生成する。次に、同様にして、次の３ビットＦ［３：
５］をプリデコードし、７つのプリデコード信号（これ
をｚｂ［０：６］と示す）を生成する。さらに、残りの
上位２ビットＦ［６：７］をプリデコードし、３つのプ
リデコード信号（これをｚｃ［０：２］と示す）を生成
する。図６は、各プリデコード信号の論理を示してい
る。図中“＆＆”は論理積を示し、“｜｜”は論理和を
示している。
を示すものである。第１の実施の形態は１６本のデータ
線を例に説明したが、この変形例は１４４本のデータ線
に対するデコーダの論理を示している。１４４本のデー
タ線のうちの１本を指定するため、８ビットのアドレス
線を使用する。すなわち、不良アドレス記憶回路より８
ビットの信号（これをＦ［０：８］と示す）を出力する
構成とする。この８ビットのうち下位３ビットＦ［０：
２］を図２、図３の論理に従ってプリデコードし、７つ
のプリデコード信号（これをｚａ［０：６］と示す）を
生成する。次に、同様にして、次の３ビットＦ［３：
５］をプリデコードし、７つのプリデコード信号（これ
をｚｂ［０：６］と示す）を生成する。さらに、残りの
上位２ビットＦ［６：７］をプリデコードし、３つのプ
リデコード信号（これをｚｃ［０：２］と示す）を生成
する。図６は、各プリデコード信号の論理を示してい
る。図中“＆＆”は論理積を示し、“｜｜”は論理和を
示している。
【００３９】また、この変形例の場合、前記デコーダ群
は１４４個のデコード回路を有しており、これらの各デ
コード回路に選択的に、上記プリデコード信号ｚａ
［０：６］、ｚｂ［０：６］、ｚｃ［０：２］が供給さ
れる。各デコード回路は、図７に示すように、例えば４
段のナンド回路Ｎ１…Ｎ４と１段のインバータ回路Ｉ１
により構成される。また、第１、第２のスイッチ群はそ
れぞれ１４４個のスイッチにより構成されている。これ
らスイッチは１４４個のデコーダ回路の出力信号により
制御される。
は１４４個のデコード回路を有しており、これらの各デ
コード回路に選択的に、上記プリデコード信号ｚａ
［０：６］、ｚｂ［０：６］、ｚｃ［０：２］が供給さ
れる。各デコード回路は、図７に示すように、例えば４
段のナンド回路Ｎ１…Ｎ４と１段のインバータ回路Ｉ１
により構成される。また、第１、第２のスイッチ群はそ
れぞれ１４４個のスイッチにより構成されている。これ
らスイッチは１４４個のデコーダ回路の出力信号により
制御される。
【００４０】このような構成とすることにより、１４４
本のデータ線を高速に置き換えることができる。図８
は、本発明の第２の実施の形態を示すものであり、図１
と同一部分には同一符号を付す。この実施の形態は、冗
長データ線を２系統配置している。すなわち、メモリセ
ルアレイ１０の最上位及び最下位の両側に冗長メモリセ
ルアレイ２００、２０１を配置するとともに、これら冗
長メモリセルアレイ２００、２０１に冗長データ線ＲＤ
Ｌ０、ＲＤＬ１を配置している。さらに、データ線を最
下位側（図示左側）又は最上位側（図示右側）にシフト
するためのスイッチ群５００と、このスイッチ群５００
を制御する第１、第２のデコーダ群７１０、７２０が設
けられている。この第１のデコーダ群７１０には、不良
アドレスを記憶するとともに、この記憶したアドレスに
応じた信号を出力する第１の不良アドレス記憶回路８１
０が接続され、前記第２のデコーダ群７２０には、不良
アドレスを記憶するとともに、この記憶したアドレスに
応じた信号を出力する第２の不良アドレス記憶回路８２
０が接続されている。
本のデータ線を高速に置き換えることができる。図８
は、本発明の第２の実施の形態を示すものであり、図１
と同一部分には同一符号を付す。この実施の形態は、冗
長データ線を２系統配置している。すなわち、メモリセ
ルアレイ１０の最上位及び最下位の両側に冗長メモリセ
ルアレイ２００、２０１を配置するとともに、これら冗
長メモリセルアレイ２００、２０１に冗長データ線ＲＤ
Ｌ０、ＲＤＬ１を配置している。さらに、データ線を最
下位側（図示左側）又は最上位側（図示右側）にシフト
するためのスイッチ群５００と、このスイッチ群５００
を制御する第１、第２のデコーダ群７１０、７２０が設
けられている。この第１のデコーダ群７１０には、不良
アドレスを記憶するとともに、この記憶したアドレスに
応じた信号を出力する第１の不良アドレス記憶回路８１
０が接続され、前記第２のデコーダ群７２０には、不良
アドレスを記憶するとともに、この記憶したアドレスに
応じた信号を出力する第２の不良アドレス記憶回路８２
０が接続されている。
【００４１】前記スイッチ群５００を構成する各スイッ
チＳＷ０…ＳＷ１５はそれぞれ３入力のスイッチであ
り、各スイッチＳＷ１…ＳＷ１４の入力端には対応する
データ線と、このデータ線の両側に位置するデータ線が
接続されている。また、スイッチＳＷ０の入力端には対
応するデータ線ＤＬ０と、このデータ線ＤＬ０に隣接す
るデータ線ＤＬ１及び冗長データ線ＲＤＬ０が接続さ
れ、スイッチＳＷ１５の入力端には対応するデータ線Ｄ
Ｌ１５と、このデータ線ＤＬ１５に隣接するデータ線Ｄ
Ｌ１４及び冗長データ線ＲＤＬ１が接続されている。
チＳＷ０…ＳＷ１５はそれぞれ３入力のスイッチであ
り、各スイッチＳＷ１…ＳＷ１４の入力端には対応する
データ線と、このデータ線の両側に位置するデータ線が
接続されている。また、スイッチＳＷ０の入力端には対
応するデータ線ＤＬ０と、このデータ線ＤＬ０に隣接す
るデータ線ＤＬ１及び冗長データ線ＲＤＬ０が接続さ
れ、スイッチＳＷ１５の入力端には対応するデータ線Ｄ
Ｌ１５と、このデータ線ＤＬ１５に隣接するデータ線Ｄ
Ｌ１４及び冗長データ線ＲＤＬ１が接続されている。
【００４２】前記第１のデコーダ群８１０は、不良アド
レスに応じてスイッチ群５００の対応するスイッチを制
御し、不良データ線より上位に位置するデータ線を上位
側のデータ線に置き換える。また、第２のデコーダ群８
２０は、不良アドレスに応じてスイッチ群５００の対応
するスイッチを制御し、不良データ線より下位に位置す
るデータ線を下位側のデータ線に置き換える。第１、第
２のデコーダ群７１０、７２０、及び第１、第２の不良
アドレス記憶回路８１０、８２０の構成及び論理は第１
の実施の形態、及び変形例で説明したと同様である。
レスに応じてスイッチ群５００の対応するスイッチを制
御し、不良データ線より上位に位置するデータ線を上位
側のデータ線に置き換える。また、第２のデコーダ群８
２０は、不良アドレスに応じてスイッチ群５００の対応
するスイッチを制御し、不良データ線より下位に位置す
るデータ線を下位側のデータ線に置き換える。第１、第
２のデコーダ群７１０、７２０、及び第１、第２の不良
アドレス記憶回路８１０、８２０の構成及び論理は第１
の実施の形態、及び変形例で説明したと同様である。
【００４３】データ線の置き換え方法は、以下のような
態様が考えられる。不良データ線の数が１本の場合、不
良データ線の位置に応じて、冗長データ線ＲＤＬ０又は
ＲＤＬ１を使用する。すなわち、例えば冗長データ線Ｒ
ＤＬ０に近いデータ線が不良の場合、図９（ａ）に示す
ように不良データ線（×印で示す）と冗長データ線ＲＤ
Ｌ０の間のデータ線が置き換えられる。また、冗長デー
タ線ＲＤＬ１に近いデータ線が不良の場合、図９（ｂ）
に示すように不良データ線（×印で示す）と冗長データ
線ＲＤＬ１の間のデータ線が置き換えられる。
態様が考えられる。不良データ線の数が１本の場合、不
良データ線の位置に応じて、冗長データ線ＲＤＬ０又は
ＲＤＬ１を使用する。すなわち、例えば冗長データ線Ｒ
ＤＬ０に近いデータ線が不良の場合、図９（ａ）に示す
ように不良データ線（×印で示す）と冗長データ線ＲＤ
Ｌ０の間のデータ線が置き換えられる。また、冗長デー
タ線ＲＤＬ１に近いデータ線が不良の場合、図９（ｂ）
に示すように不良データ線（×印で示す）と冗長データ
線ＲＤＬ１の間のデータ線が置き換えられる。
【００４４】さらに、不良データ線の数が例えば２本の
場合、図９（ｃ）に示すように一方の不良データ線（×
印で示す）と冗長データ線ＲＤＬ０の間のデータ線が置
き換えられるとともに、他の不良データ線（×印で示
す）と冗長データ線ＲＤＬ１の間のデータ線が置き換え
られる。
場合、図９（ｃ）に示すように一方の不良データ線（×
印で示す）と冗長データ線ＲＤＬ０の間のデータ線が置
き換えられるとともに、他の不良データ線（×印で示
す）と冗長データ線ＲＤＬ１の間のデータ線が置き換え
られる。
【００４５】これらデータ線の置き換えは、不良データ
線の本数と位置に応じて第１、第２の不良アドレス記憶
回路８１０、８２０のフューズをプログラムすることに
より実行できる。
線の本数と位置に応じて第１、第２の不良アドレス記憶
回路８１０、８２０のフューズをプログラムすることに
より実行できる。
【００４６】上記第２の実施の形態によっても、第１の
実施の形態と同様の効果を得ることができる。しかも、
第２の実施の形態によれば、複数のデータ線を救済でき
るため救済効率を向上できる。尚、この発明は、上記実
施の形態に限定されるものではなく、発明の要旨を変え
ない範囲で種々変形実施可能なことは勿論である。
実施の形態と同様の効果を得ることができる。しかも、
第２の実施の形態によれば、複数のデータ線を救済でき
るため救済効率を向上できる。尚、この発明は、上記実
施の形態に限定されるものではなく、発明の要旨を変え
ない範囲で種々変形実施可能なことは勿論である。
【００４７】
【発明の効果】以上説明したように本発明によれば、デ
ータ幅が大きくなった場合においても高速なデータ転送
を行うことが可能な半導体記憶装置を提供できる。
ータ幅が大きくなった場合においても高速なデータ転送
を行うことが可能な半導体記憶装置を提供できる。
【図１】本発明の第１の実施の形態を示す構成図。
【図２】図１の一部の構成を示す回路図。
【図３】図２に示す回路の論理を説明するために示す
図。
図。
【図４】図１を具体的に示す回路図。
【図５】図１の一部の構成を示す回路図。
【図６】第１の実施の形態の変形例を説明するために示
す図。
す図。
【図７】第１の実施の形態の変形例に適用されるデコー
ダ回路の一例を示す回路図。
ダ回路の一例を示す回路図。
【図８】本発明の第２の実施の形態を示す構成図。
【図９】図８の動作を説明するために示す概略図。
【図１０】従来の半導体記憶装置の一例を示す構成図。
【図１１】従来の半導体記憶装置の他例を示す構成図。
１０…メモリセルアレイ、 ２０…冗長メモリセルアレイ、 ３…カラムアドレス、 ４…ロウアドレス、 ５０…第１のスイッチ群、 ６０…第２のスイッチ群、 ７０…デコーダ群、 ８０…不良アドレス記憶回路、 ２００、２０１…第１、第２の冗長メモリセルアレイ、 ５００…スイッチ群、 ７１０、７２０…第１、第２のデコーダ群、 ８１０、８２０…第１、第２の不良アドレス記憶回路、 ＤＬ０…ＤＬ１５…データ線、 ＲＤＬ…冗長データ線、 ＲＤＬ０、ＲＤＬ１…第１、第２の冗長データ線、 Ｄ０…Ｄ１５…デコード回路、 ＡＤＤ…アドレス、 Ｆ１…フューズ。
Claims (6)
- 【請求項１】 複数のメモリセルが配置されたメモリセ
ルアレイと、 このメモリセルアレイの一端に隣接して配置された冗長
メモリセルアレイと、 前記メモリセルアレイに接続され、データを転送するた
めの複数のデータ線と、 前記冗長メモリセルアレイに接続され、データを転送す
るための冗長データ線と、 前記複数のデータ線に対応して配置された複数の入出力
データ線と、 前記データ線と対応する前記入出力データ線とを接続す
る複数のスイッチを有する第１のスイッチ群と、 前記第１のスイッチ群と同数のスイッチを有し、前記メ
モリセルアレイの他端に位置するデータ線を除く前記各
データ線及び前記冗長データ線と前記入出力データ線と
を接続する第２のスイッチ群と、 不良データ線のアドレスを記憶する不良アドレス記憶回
路と、 前記第１、第２のスイッチ群を構成する各スイッチに対
応してデコード回路が設けられ、前記不良アドレス記憶
回路から出力される不良データ線のアドレスに応じて、
前記第１、第２のスイッチ群を構成する各スイッチのう
ち、不良データ線と前記冗長データ線の間に位置するス
イッチを制御するための信号を同時に出力するデコーダ
群とを具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記不良アドレス記憶回路は、不良デー
タ線のアドレスを記憶する複数のフューズ回路と、入力
アドレスに応じて前記フューズ回路から出力される不良
データ線のアドレスを転送するトランスファーゲートと
を有し、前記各フューズ回路は不良データ線のアドレス
に応じてプログラムされるフューズと、電源投入時に前
記フューズの状態をラッチするラッチ回路とを具備する
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記デコーダ群を構成する各デコード回
路は、前記不良アドレス記憶回路から出力される不良デ
ータ線のアドレスを受ける入力端と、前記第２のスイッ
チ回路群のスイッチに接続された非反転出力端、及び前
記第１のスイッチ回路群のスイッチに接続された反転出
力端を有し、前記不良データ線のアドレスが対応するデ
ータ線のアドレスと比べて等しいか大きい場合、非反転
出力端より第１の論理の信号を出力し、小さい場合、非
反転出力端より第２の論理の信号を出力することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記不良アドレス記憶回路は、データ線
の置き換えを行うか否かを示す信号を出力し、この信号
は前記デコーダ群のうち前記冗長データ線が接続される
スイッチを制御するデコード回路のみに供給されること
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 複数のメモリセルが配置されたメモリセ
ルアレイと、 このメモリセルアレイの最下位に隣接して配置された第
１の冗長メモリセルアレイと、 前記メモリセルアレイの最上位に隣接して配置された第
２の冗長メモリセルアレイと、 前記メモリセルアレイに接続され、データを転送するた
めの複数のデータ線と、 前記第１の冗長メモリセルアレイに接続され、データを
転送するための第１の冗長データ線と、 前記第２の冗長メモリセルアレイに接続され、データを
転送するための第２の冗長データ線と、 前記複数のデータ線に対応して配置された複数の入出力
データ線と、 出力端に前記入出力データ線がそれぞれ接続される複数
のスイッチを有し、前記各スイッチのうち、入力端に前
記メモリセルアレイの最下位に位置するデータ線が接続
される最下位のスイッチはこのデータ線に隣接するデー
タ線と前記第１の冗長データ線が接続され、入力端に前
記メモリセルアレイの最上位に位置するデータ線が接続
される最上位のスイッチはこのデータ線に隣接するデー
タ線と前記第２の冗長データ線が接続され、前記最下位
及び最上位のスイッチ以外の複数のスイッチは入力端に
前記入出力データ線と対応する前記データ線と、このデ
ータ線の両隣に位置するデータ線が接続されるスイッチ
群と、 不良データ線のアドレスを記憶する不良アドレス記憶回
路と、 前記スイッチ群を構成する各スイッチに対応してデコー
ド回路が設けられ、前記不良アドレス記憶回路から出力
される不良データ線のアドレスに応じて、前記スイッチ
群を構成する各スイッチのうち、不良データ線と前記冗
長データ線の間に位置するスイッチを制御するための信
号を同時に出力するデコーダ群とを具備することを特徴
とする半導体記憶装置。 - 【請求項６】 前記不良アドレス記憶回路は、第１の不
良データ線のアドレスを記憶する第１の不良アドレス記
憶回路、及び第２の不良データ線のアドレスを記憶する
第２の不良アドレス記憶回路を有し、前記デコーダ群は
前記第１の不良アドレス記憶回路より供給される第１の
不良データ線のアドレスに応じて前記スイッチを制御
し、データ線を前記第２の冗長データ線方向に置き換え
る第１のデコーダ群と、前記第２の不良アドレス記憶回
路より供給される第２の不良データ線のアドレスに応じ
て前記スイッチを制御し、データ線を前記第１の冗長デ
ータ線方向に置き換える第２のデコーダ群と具備するこ
とを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05077598A JP4519208B2 (ja) | 1998-03-03 | 1998-03-03 | 半導体記憶装置 |
| US09/259,274 US6115301A (en) | 1998-03-03 | 1999-03-01 | Semiconductor memory device having defect relieving system using data line shift method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05077598A JP4519208B2 (ja) | 1998-03-03 | 1998-03-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250688A true JPH11250688A (ja) | 1999-09-17 |
| JP4519208B2 JP4519208B2 (ja) | 2010-08-04 |
Family
ID=12868218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05077598A Expired - Fee Related JP4519208B2 (ja) | 1998-03-03 | 1998-03-03 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6115301A (ja) |
| JP (1) | JP4519208B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001297595A (ja) * | 2000-04-13 | 2001-10-26 | Mitsubishi Electric Corp | 半導体記憶装置及び半導体集積回路装置 |
| US6385102B2 (en) | 2000-02-24 | 2002-05-07 | Infineon Technologies Ag | Redundancy multiplexer for a semiconductor memory configuration |
| JP2002140895A (ja) * | 2000-08-21 | 2002-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003051199A (ja) * | 2001-08-03 | 2003-02-21 | Nec Corp | 不良メモリセル救済回路を有する半導体記憶装置 |
| US6584022B2 (en) | 2000-08-21 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with simultaneous data line selection and shift redundancy selection |
| KR100396701B1 (ko) * | 2001-04-04 | 2003-09-03 | 주식회사 하이닉스반도체 | 디램 데이터 라인 리던던시 구조 |
| US6798702B2 (en) | 2001-08-28 | 2004-09-28 | Renesas Technology Corp. | Semiconductor memory device capable of testing data line redundancy replacement circuit |
| US7433251B2 (en) | 2002-07-30 | 2008-10-07 | Renesas Technology Corp. | Semiconductor memory device storing redundant replacement information with small occupation area |
| JP2010079997A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体メモリ |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3581953B2 (ja) * | 1999-07-26 | 2004-10-27 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3799197B2 (ja) | 1999-08-26 | 2006-07-19 | 株式会社東芝 | 半導体記憶装置 |
| US20030058118A1 (en) * | 2001-05-15 | 2003-03-27 | Wilson Kitchener C. | Vehicle and vehicle tire monitoring system, apparatus and method |
| JP3639241B2 (ja) | 2001-10-11 | 2005-04-20 | 株式会社東芝 | 半導体装置 |
| JP4326226B2 (ja) * | 2003-01-20 | 2009-09-02 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| DE10307027A1 (de) * | 2003-02-20 | 2004-09-09 | Infineon Technologies Ag | Verfahren und Testeinrichtung zum Ermitteln einer Reparaturlösung für einen Speicherbaustein |
| US7509543B2 (en) * | 2003-06-17 | 2009-03-24 | Micron Technology, Inc. | Circuit and method for error test, recordation, and repair |
| US7437632B2 (en) * | 2003-06-24 | 2008-10-14 | Micron Technology, Inc. | Circuits and methods for repairing defects in memory devices |
| DE10331068A1 (de) * | 2003-07-09 | 2005-02-17 | Infineon Technologies Ag | Verfahren zum Auslesen von Fehlerinformationen aus einem integrierten Baustein und integrierter Speicherbaustein |
| JP3857697B2 (ja) * | 2004-03-24 | 2006-12-13 | 株式会社東芝 | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 |
| JP2008021390A (ja) * | 2006-07-14 | 2008-01-31 | Toshiba Corp | 半導体記憶装置 |
| US7881134B2 (en) * | 2008-11-17 | 2011-02-01 | Micron Technology, Inc. | Replacing defective columns of memory cells in response to external addresses |
| US9922686B2 (en) | 2016-05-19 | 2018-03-20 | Micron Technology, Inc. | Apparatuses and methods for performing intra-module databus inversion operations |
| US10146719B2 (en) * | 2017-03-24 | 2018-12-04 | Micron Technology, Inc. | Semiconductor layered device with data bus |
| US10664432B2 (en) | 2018-05-23 | 2020-05-26 | Micron Technology, Inc. | Semiconductor layered device with data bus inversion |
| US10964702B2 (en) | 2018-10-17 | 2021-03-30 | Micron Technology, Inc. | Semiconductor device with first-in-first-out circuit |
| KR20250075884A (ko) * | 2023-11-22 | 2025-05-29 | 삼성전자주식회사 | 칼럼 리던던시 회로 및 그것을 포함하는 메모리 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691300A (en) * | 1985-12-20 | 1987-09-01 | Motorola, Inc. | Redundant column substitution architecture with improved column access time |
| US5134584A (en) * | 1988-07-22 | 1992-07-28 | Vtc Incorporated | Reconfigurable memory |
| GB8926004D0 (en) * | 1989-11-17 | 1990-01-10 | Inmos Ltd | Repairable memory circuit |
| US5274593A (en) * | 1990-09-28 | 1993-12-28 | Intergraph Corporation | High speed redundant rows and columns for semiconductor memories |
| JPH05242693A (ja) * | 1992-02-28 | 1993-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2803453B2 (ja) * | 1992-04-09 | 1998-09-24 | 日本電気株式会社 | 半導体メモリ装置 |
| US5953264A (en) * | 1993-03-22 | 1999-09-14 | Matsushita Electric Industrial Co., Ltd. | Redundant memory cell selecting circuit having fuses coupled to memory cell group address and memory cell block address |
| JPH07114800A (ja) * | 1993-08-27 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US5457656A (en) * | 1994-08-17 | 1995-10-10 | United Microelectronics Corp. | Zero static power memory device redundancy circuitry |
| JPH0955080A (ja) * | 1995-08-08 | 1997-02-25 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法 |
| JPH10334694A (ja) * | 1997-05-30 | 1998-12-18 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-03-03 JP JP05077598A patent/JP4519208B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-01 US US09/259,274 patent/US6115301A/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385102B2 (en) | 2000-02-24 | 2002-05-07 | Infineon Technologies Ag | Redundancy multiplexer for a semiconductor memory configuration |
| JP2001297595A (ja) * | 2000-04-13 | 2001-10-26 | Mitsubishi Electric Corp | 半導体記憶装置及び半導体集積回路装置 |
| JP2002140895A (ja) * | 2000-08-21 | 2002-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6584022B2 (en) | 2000-08-21 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with simultaneous data line selection and shift redundancy selection |
| KR100396701B1 (ko) * | 2001-04-04 | 2003-09-03 | 주식회사 하이닉스반도체 | 디램 데이터 라인 리던던시 구조 |
| JP2003051199A (ja) * | 2001-08-03 | 2003-02-21 | Nec Corp | 不良メモリセル救済回路を有する半導体記憶装置 |
| US6798702B2 (en) | 2001-08-28 | 2004-09-28 | Renesas Technology Corp. | Semiconductor memory device capable of testing data line redundancy replacement circuit |
| US6952372B2 (en) | 2001-08-28 | 2005-10-04 | Renesas Technology Corp. | Semiconductor memory device capable of testing data line redundancy replacement circuit |
| US7433251B2 (en) | 2002-07-30 | 2008-10-07 | Renesas Technology Corp. | Semiconductor memory device storing redundant replacement information with small occupation area |
| JP2010079997A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6115301A (en) | 2000-09-05 |
| JP4519208B2 (ja) | 2010-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4519208B2 (ja) | 半導体記憶装置 | |
| US7079432B2 (en) | Semiconductor storage device formed to optimize test technique and redundancy technology | |
| US5163023A (en) | Memory circuit capable of replacing a faulty column with a spare column | |
| US5555212A (en) | Method and apparatus for redundancy word line replacement in a semiconductor memory device | |
| US6418066B1 (en) | Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area | |
| US6542420B2 (en) | Semiconductor device with flexible redundancy system | |
| CN100353456C (zh) | 半导体存储装置 | |
| US20010002176A1 (en) | Semiconductor memory device having a large band width and allowing efficient execution of redundant repair | |
| JPH05166396A (ja) | 半導体メモリ装置 | |
| US5963489A (en) | Method and apparatus for redundancy word line replacement in a repairable semiconductor memory device | |
| KR100252053B1 (ko) | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 | |
| US6310805B1 (en) | Architecture for a dual-bank page mode memory with redundancy | |
| US6178127B1 (en) | Semiconductor memory device allowing reliable repairing of a defective column | |
| US6674673B1 (en) | Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture | |
| JPH03105799A (ja) | 冗長メモリを有する半導体記憶装置 | |
| US6320801B1 (en) | Redundancy circuit and redundancy method for semiconductor memory device | |
| JP2000357396A (ja) | 不揮発性メモリ装置 | |
| JP3688443B2 (ja) | 半導体記憶装置 | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| JP4693197B2 (ja) | 半導体記憶装置 | |
| CN100585742C (zh) | 半导体存储装置 | |
| KR970008445B1 (ko) | 반도체 기억 장치 | |
| JP4152736B2 (ja) | 半導体記憶装置 | |
| JPH06309875A (ja) | 半導体メモリ装置のデコーディング回路及びデコーディング方法 | |
| US6567324B2 (en) | Semiconductor memory device with reduced number of redundant program sets |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070727 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080110 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100323 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100519 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |