JPH03106074A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03106074A JPH03106074A JP1243748A JP24374889A JPH03106074A JP H03106074 A JPH03106074 A JP H03106074A JP 1243748 A JP1243748 A JP 1243748A JP 24374889 A JP24374889 A JP 24374889A JP H03106074 A JPH03106074 A JP H03106074A
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- JP
- Japan
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- region
- impurity region
- concentration impurity
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ドレイン耐圧を高めた高耐圧Ｍｉｓトランジ
スタに関するものである。
スタに関するものである。
本発明は、上記の様な高耐圧ＭＩＳ｝ランジスタにおい
て、ドレイン領域を低濃度不純物領域と高濃度不純物領
域とで構成し、ソース領域を中濃度不純物領域と高濃度
不純物領域とで構戒することによって、耐圧と電流駆動
能力との双方を高めたものである。
て、ドレイン領域を低濃度不純物領域と高濃度不純物領
域とで構成し、ソース領域を中濃度不純物領域と高濃度
不純物領域とで構戒することによって、耐圧と電流駆動
能力との双方を高めたものである。
ＭＩＳＩ−ランジスタが微細化されてチャネル長が短く
なるとホットキャリアが発生するので、これを抑制する
手段の一つとして、ＬＤＤ構造が採用されている。
なるとホットキャリアが発生するので、これを抑制する
手段の一つとして、ＬＤＤ構造が採用されている。
このため、高耐圧ＭＩＳＩ−ランジスタとＬＤＤ−ＭＩ
Ｓトランジスタとが同一の半導体基板に同時に製造され
る場合がある。この場合は、高耐圧ＭＩＳ｝ランジスタ
のゲート電極にも絶縁膜の側壁が形成される。
Ｓトランジスタとが同一の半導体基板に同時に製造され
る場合がある。この場合は、高耐圧ＭＩＳ｝ランジスタ
のゲート電極にも絶縁膜の側壁が形成される。
ところで、高耐圧用、ＬＤＤ用及び本来のソース・ドレ
イン用の夫々の不純物領域の不純物濃度は、通常は夫々
Ｌ Ｏ ！２ｃｍ−２１ ０ ”ｃｍ−”及び１０１
５ ｃｍ ” ｔのオーダである。
イン用の夫々の不純物領域の不純物濃度は、通常は夫々
Ｌ Ｏ ！２ｃｍ−２１ ０ ”ｃｍ−”及び１０１
５ ｃｍ ” ｔのオーダである。
従って、高耐圧ＭＩＳ｝ランジスタとＩ，ＤＤ−ＭＩＳ
｝ランジスタとを同一の半導体基板に同時に製造する場
合でも、１０”ｃ＠−２のオーダの不純物のイオン注入
は、ゲート電極に側壁を形成していない状態の半導体基
板の全面に対して行うことができる。
｝ランジスタとを同一の半導体基板に同時に製造する場
合でも、１０”ｃ＠−２のオーダの不純物のイオン注入
は、ゲート電極に側壁を形成していない状態の半導体基
板の全面に対して行うことができる。
しかし、高耐圧ＭＩＳ｝ランジスタでは高耐圧用の不純
物領域が必要であるので、１０”ｃｍ−”のオーダの不
純物のイオン注入は、高耐圧ＭＩＳトランジスタの領域
をマスクした状態で行う。
物領域が必要であるので、１０”ｃｍ−”のオーダの不
純物のイオン注入は、高耐圧ＭＩＳトランジスタの領域
をマスクした状態で行う。
そして、ゲート電極に側壁を形成した状態で１０１ｓ
ｃｍ − ２のオーダの不純物のイオン注入を行うと、
第６図に示す様な高耐圧ＭＩＳトランジスタが製造され
る。
ｃｍ − ２のオーダの不純物のイオン注入を行うと、
第６図に示す様な高耐圧ＭＩＳトランジスタが製造され
る。
〔発明が解決しようとする課題〕
ところが、上述の様な従来の高耐圧ＭＩＳ｝ランジスタ
では、ゲート電極１１のドレイン領域１２例の側壁ｌ３
下に高耐圧用の不純’ＪｊｌＪ 領域であるｎ”−ｅＮ
域１４が形成されているが、ソース領域ｌ５側の側壁１
３下にもｎ−ＵＩ域ｌ４が形或されている。
では、ゲート電極１１のドレイン領域１２例の側壁ｌ３
下に高耐圧用の不純’ＪｊｌＪ 領域であるｎ”−ｅＮ
域１４が形成されているが、ソース領域ｌ５側の側壁１
３下にもｎ−ＵＩ域ｌ４が形或されている。
従って、この様な高耐圧ＭＩＳ｝ランジスタでは、ソー
ス抵抗が高く、電流駆動能力が低い。
ス抵抗が高く、電流駆動能力が低い。
本発明による高耐圧ＭＩＳ｝ランジスタ１６では、ドレ
イン領域ｌ２は、ゲート電極１１に近接しており不純物
濃度が相対的に低い低濃度不純物領域１４と、前記ゲー
ト電極１工から離間しており不純物濃度が相対的に高い
高濃度不純物領域３４とから戊っており、ソース領域ｌ
５は、前記ゲート電極１１に近接しており不純物濃度が
前記低濃度不純物領域１４よりは高く前記高濃度不純物
領域３４よりは低い中濃度不純物領域２７と、前記ゲー
ト電極１ｌから離間している高濃度不純物領域３４とか
ら成っている。
イン領域ｌ２は、ゲート電極１１に近接しており不純物
濃度が相対的に低い低濃度不純物領域１４と、前記ゲー
ト電極１工から離間しており不純物濃度が相対的に高い
高濃度不純物領域３４とから戊っており、ソース領域ｌ
５は、前記ゲート電極１１に近接しており不純物濃度が
前記低濃度不純物領域１４よりは高く前記高濃度不純物
領域３４よりは低い中濃度不純物領域２７と、前記ゲー
ト電極１ｌから離間している高濃度不純物領域３４とか
ら成っている。
本発明による高耐圧ＭＩＳトランジスタ１６では、ドレ
イン領域１２が低濃度不純物領域１４を有しているので
、空乏層が十分に延びて電界が緩和される。
イン領域１２が低濃度不純物領域１４を有しているので
、空乏層が十分に延びて電界が緩和される。
一方、ソース領域１５は中濃度不純物領域２７と高濃度
不純物領域３４とから戊っているので、ソース領域１５
が低濃度不純物領域を有している場合に比べて、ソース
抵抗が低い。
不純物領域３４とから戊っているので、ソース領域１５
が低濃度不純物領域を有している場合に比べて、ソース
抵抗が低い。
以下、本発明の一実施例を第１図〜第５図を参照しなが
ら説明する。本実施例は、ｎチャネル高耐圧ＭＯＳトラ
ンジスタｌ６をｎチャネルＬＤＤ−ＭＯＳ｝ランジスタ
１７及びｐチャネルＭＯＳトランジスタｌ８と同一の半
導体基板２ｌに同時に製造したものである（第ＩＥ図）
。
ら説明する。本実施例は、ｎチャネル高耐圧ＭＯＳトラ
ンジスタｌ６をｎチャネルＬＤＤ−ＭＯＳ｝ランジスタ
１７及びｐチャネルＭＯＳトランジスタｌ８と同一の半
導体基板２ｌに同時に製造したものである（第ＩＥ図）
。
この様な本実施例を製造するには、第ＩＡ図に示す様に
、まず、半導体基板２１にｎウエル２２、ｐウェル２３
、ＬＯＣＯＳ酸化膜２４、ゲート酸化膜２５及びゲート
電極１１を通常の方法で形成する。
、まず、半導体基板２１にｎウエル２２、ｐウェル２３
、ＬＯＣＯＳ酸化膜２４、ゲート酸化膜２５及びゲート
電極１１を通常の方法で形成する。
そして、高耐圧用のｎ一領域１４（第ＩＥ図）を形成す
るために、Ｐｈｏｓ”イオン２６を３×１０目（Ｊ＋
− ”程度のドーズ量で半導体基板２１の全面へイオン
注入する。
るために、Ｐｈｏｓ”イオン２６を３×１０目（Ｊ＋
− ”程度のドーズ量で半導体基板２１の全面へイオン
注入する。
この時、ｎウエル２２をレジストでマスクしておいても
よいが、Ｐｈｏｓ＋イオン２６のドーズ量が少ないので
、必ずしもマスクする必要はない。
よいが、Ｐｈｏｓ＋イオン２６のドーズ量が少ないので
、必ずしもマスクする必要はない。
次に、ＬＤＤ用等のｎ一領域２７ （第ＩＥ図）を形或
するために、第ＩＢ図に示す様に、Ｐｈｏｓ”イオン２
６を３ Ｘ １ ０ ”ｃｒａ−”程度のドーズ量で半
導体基板２１ヘイオン注入する。
するために、第ＩＢ図に示す様に、Ｐｈｏｓ”イオン２
６を３ Ｘ １ ０ ”ｃｒａ−”程度のドーズ量で半
導体基板２１ヘイオン注入する。
この時、高耐圧ＭＯＳ｝ランジスタ１６のドレイン耐圧
を確保するために、ｎウェル２２と共にこの高耐圧ＭＯ
ＳＩ−ランジスタ１６のドレイン領域１２をもレジスト
２８でマスクしておく。
を確保するために、ｎウェル２２と共にこの高耐圧ＭＯ
ＳＩ−ランジスタ１６のドレイン領域１２をもレジスト
２８でマスクしておく。
なお、本実施例の様なＣＭＯＳ構造の場合は、ｎウエル
２２に対するレジスト２８のマスクが元々必要である。
２２に対するレジスト２８のマスクが元々必要である。
従って、高耐圧ＭＯＳ｝ランジスタ１６のドレイン領域
１２をもレジスト２８でマスクする様にしても、マスク
工程が増加する訳ではない。
１２をもレジスト２８でマスクする様にしても、マスク
工程が増加する訳ではない。
次に、ｐチャネルＭＯＳトランジスタ１８のソース領域
１５及びドレイン領域１２であるｐ“領域３１（第ＩＥ
図）を形或するために、第ＩＣ図に示す様に、ｐウエル
２３をレジスト３２でマスクした状態で、Ｂ゛イオン３
３を５ Ｘ Ｉ Ｑ ”ｃｍ−”程度のドーズ量で半導
体基板２１ヘイオン注入する。
１５及びドレイン領域１２であるｐ“領域３１（第ＩＥ
図）を形或するために、第ＩＣ図に示す様に、ｐウエル
２３をレジスト３２でマスクした状態で、Ｂ゛イオン３
３を５ Ｘ Ｉ Ｑ ”ｃｍ−”程度のドーズ量で半導
体基板２１ヘイオン注入する。
次に、第ＩＤ図に示す様に、ＬＤＤ−ＭＯＳ ｝ランジ
スタ１７のためにゲート電極１１に絶縁膜の側壁１３を
形或するが、高耐圧ＭＯＳ ｝ランジスタｌ６及びｐチ
ャネルＭＯＳ｝ランジスタ１８のゲート電極１１にも同
時に側壁１３が形戒される。
スタ１７のためにゲート電極１１に絶縁膜の側壁１３を
形或するが、高耐圧ＭＯＳ ｝ランジスタｌ６及びｐチ
ャネルＭＯＳ｝ランジスタ１８のゲート電極１１にも同
時に側壁１３が形戒される。
そして、高耐圧ＭＯＳトランジスタ１６及びＬＤＤ−Ｍ
ＯＳ トランジスタｌ７の本来のソース・ドレイン領域
であるｎ＋領域３４ （第ＩＥ図）を形戒するために、
Ａｓ”イオン３５を５ＸＩＱ”ｃｍ２程度のドーズ量で
半導体基板２１ヘイオン注入する。
ＯＳ トランジスタｌ７の本来のソース・ドレイン領域
であるｎ＋領域３４ （第ＩＥ図）を形戒するために、
Ａｓ”イオン３５を５ＸＩＱ”ｃｍ２程度のドーズ量で
半導体基板２１ヘイオン注入する。
この時、高耐圧ＭＯＳトランジスタｌ６のドレイン耐圧
を確保するために、ｎウェル２２と共にこの高耐圧ＭＯ
Ｓ｝ランジスタ１６のドレイン領域ｌ２側の側壁１３の
近傍をもレジスト３６でマスクしておく。
を確保するために、ｎウェル２２と共にこの高耐圧ＭＯ
Ｓ｝ランジスタ１６のドレイン領域ｌ２側の側壁１３の
近傍をもレジスト３６でマスクしておく。
なお、この時も、第ＩＢ図の工程におけるレジスト２８
の場合と同様に、ｎウェル２２に対するレジスト３６の
マスクが元々必要である。従って、高耐圧ＭＯＳトラン
ジスタＩ６のドレイン領域ｌ２側の側壁１３の近傍をも
レジスト３６でマスクする様にしても、マスク工程が増
加する訳ではない。
の場合と同様に、ｎウェル２２に対するレジスト３６の
マスクが元々必要である。従って、高耐圧ＭＯＳトラン
ジスタＩ６のドレイン領域ｌ２側の側壁１３の近傍をも
レジスト３６でマスクする様にしても、マスク工程が増
加する訳ではない。
次に、第ＩＥ図に示す様に、眉間絶縁膜３７及びコンタ
クトホール３８を形或し、アニールを行う。そして、Ａ
１配線４１及びオーバコート（図示せず）を形成して、
本実施例が完或する。
クトホール３８を形或し、アニールを行う。そして、Ａ
１配線４１及びオーバコート（図示せず）を形成して、
本実施例が完或する。
従って、第６図に示したー従来例の高耐圧ＭＩＳトラン
ジスタではソース領域ｌ５側の側壁１３下がｎ″−領域
ｌ４であるが、第ＩＥ図に示す本実施例の高耐圧ＭＯＳ
トランジスタ１６ではソース領域■５側の側璧１３下が
ｎ一領域２７である。
ジスタではソース領域ｌ５側の側壁１３下がｎ″−領域
ｌ４であるが、第ＩＥ図に示す本実施例の高耐圧ＭＯＳ
トランジスタ１６ではソース領域■５側の側璧１３下が
ｎ一領域２７である。
このため本実施例では、ソース抵抗が低く、電流駆動能
力が高い。
力が高い。
ところで、第ＩＥ図に示した様なＭＯＳ−ＬＳＩの動作
を高速化させる一つの方法は、接合容量等の寄生容量を
低減させることである。
を高速化させる一つの方法は、接合容量等の寄生容量を
低減させることである。
接合容量を低減させるためには、空乏層を拡げればよい
の８で、接合近傍の不純物濃度プロファイルをなだらか
にすればよい。例えば、ｎ” −ｐ接合では、接合部に
ｎ一部を形或すればよい。
の８で、接合近傍の不純物濃度プロファイルをなだらか
にすればよい。例えば、ｎ” −ｐ接合では、接合部に
ｎ一部を形或すればよい。
このため、第２図に示す様に、ｐ型半導体基板にＡｓを
拡散させてソース・ドレイン領域を形或する場合、更に
深＜ Ｐｈｏｓをイオン注入してｎ一部を形或すること
が考えられている。
拡散させてソース・ドレイン領域を形或する場合、更に
深＜ Ｐｈｏｓをイオン注入してｎ一部を形或すること
が考えられている。
とこ７）が、この様ＭＰｈｏｓを７７＜・ｆオン注入す
ると、接合深さが深くなる。そして、半導体基板中の深
い位置では、ゲート電極の電界の影響が弱いので、空乏
層が伸び易い。従って、上述の様にｐｈｏｓを深くイオ
ン注入するだけでは、バンチスルーを生じ易い。
ると、接合深さが深くなる。そして、半導体基板中の深
い位置では、ゲート電極の電界の影響が弱いので、空乏
層が伸び易い。従って、上述の様にｐｈｏｓを深くイオ
ン注入するだけでは、バンチスルーを生じ易い。
このため、ソース・ドレイン間を短チャネル化できない
ために電流駆動能力が低下し、またＭＯＳトランジスタ
同士を近接させることができないために集積度が低下す
るという問題がある。
ために電流駆動能力が低下し、またＭＯＳトランジスタ
同士を近接させることができないために集積度が低下す
るという問題がある。
そこで、短チャネル化を可能にするためには、第３図に
示す様に、マスク（図示せず）を用いて、ｎ一部を形戒
するためのイオン注入領域４２をゲート電極１１から離
間させればよい。また、ドレイン領域１２側のイオン注
入領域４２のみをゲート電極１１から離間させてもよい
。
示す様に、マスク（図示せず）を用いて、ｎ一部を形戒
するためのイオン注入領域４２をゲート電極１１から離
間させればよい。また、ドレイン領域１２側のイオン注
入領域４２のみをゲート電極１１から離間させてもよい
。
また、ＭＯＳトランジスタ同士を近接させるためには、
第４図に示す様に、イオン注入領域４２を隣接トランジ
スタ間のＬＯＣＯＳ酸化膜２４の端縁から離間させれば
よい。この場合も、隣接トランジスタのドレイン領域１
２例のイオン注入領域４２のみを、ＬＯＧＯＳ酸化膜２
４の端縁から離間させてもよい。
第４図に示す様に、イオン注入領域４２を隣接トランジ
スタ間のＬＯＣＯＳ酸化膜２４の端縁から離間させれば
よい。この場合も、隣接トランジスタのドレイン領域１
２例のイオン注入領域４２のみを、ＬＯＧＯＳ酸化膜２
４の端縁から離間させてもよい。
更にまた、第ＩＥ図に示した様なＭＯＳ−ＬＳＩの総て
のトランジスタが高速動作を要求される訳ではない。従
って、高速動作を要求されるトランジスタにのみ、上述
の様なｎ一部を形成してもよい。
のトランジスタが高速動作を要求される訳ではない。従
って、高速動作を要求されるトランジスタにのみ、上述
の様なｎ一部を形成してもよい。
ところで、第ＩＥ図に示した様なＣＭＯＳ構造のＬＳＩ
では、ｐ″領域３１やｎ＋領域３４とコンタクトホール
３８との位置ずれによる接合リークや接合耐圧不良等の
障害を防止するために、ｐ゛領域３１とｎ″領域３４と
に対して別個にコンタクトホール３８を開孔し、これら
のコンタクトホール３８内にイオン注入を行って不純物
領域を拡張することが行われている。
では、ｐ″領域３１やｎ＋領域３４とコンタクトホール
３８との位置ずれによる接合リークや接合耐圧不良等の
障害を防止するために、ｐ゛領域３１とｎ″領域３４と
に対して別個にコンタクトホール３８を開孔し、これら
のコンタクトホール３８内にイオン注入を行って不純物
領域を拡張することが行われている。
ところがこの方法では、不純物領域の拡張等を行った後
でＡＩ配線４ｌを形戒する際に、ｐ″領域３１とｎ″領
域３４との何れのコンタクトホール３８に対してＡ１配
線４１のパターンを位置合せするかが問題となる。
でＡＩ配線４ｌを形戒する際に、ｐ″領域３１とｎ″領
域３４との何れのコンタクトホール３８に対してＡ１配
線４１のパターンを位置合せするかが問題となる。
ｐ＋領域３１用のコンタクトホール３８とｎ゛領域３４
用のコンタクトホール３８とが正反対方向へ位置ずれし
た場合でも問題がない様に、コンタクトホール３８に対
する八１配線４１の包含距離ｄ（第５図〉を十分に確保
すると、集積度が低下してしまう。
用のコンタクトホール３８とが正反対方向へ位置ずれし
た場合でも問題がない様に、コンタクトホール３８に対
する八１配線４１の包含距離ｄ（第５図〉を十分に確保
すると、集積度が低下してしまう。
逆に、集積度を低下させない様に包含距離ｄを小さくす
ると、Ａ１配線４１のエッチング時にコンタクトホール
３８内の半導体基板２ｌもエッチングされて、接合リー
ク等の不良を発生させる。
ると、Ａ１配線４１のエッチング時にコンタクトホール
３８内の半導体基板２ｌもエッチングされて、接合リー
ク等の不良を発生させる。
そこで本実施例では、Ａ１配′ｆａ４１のパターンをｎ
ｚ ａｌ域３４用のコンタクトホール３８に位置合せ
し、ｐ＋領域３１用のコンタクトホール３８に対しては
位置合せしない様にしている。但し、その代りに、包含
距離ｄをｎ″領域３４用のコンタクトホール３８に対し
ては小さくし、ｐ″領域３１用のコンタクトホール３８
に対しては大きくしている。
ｚ ａｌ域３４用のコンタクトホール３８に位置合せ
し、ｐ＋領域３１用のコンタクトホール３８に対しては
位置合せしない様にしている。但し、その代りに、包含
距離ｄをｎ″領域３４用のコンタクトホール３８に対し
ては小さくし、ｐ″領域３１用のコンタクトホール３８
に対しては大きくしている。
この様にすれば、ｎウェル２２での集積度が犠牲にされ
るが、ｐウェル２３での集積度が向上ずる。従って、Ｄ
ＲＡＭやＳＲＡＭ等のメモリではかなり有利になる。こ
れは、メモリの大半の部分をしめるメモリセルはｎチャ
ネルトランジスタで形成され、ｐチャネルトランジスタ
は周辺回路でしか使用されないのが通常だからである。
るが、ｐウェル２３での集積度が向上ずる。従って、Ｄ
ＲＡＭやＳＲＡＭ等のメモリではかなり有利になる。こ
れは、メモリの大半の部分をしめるメモリセルはｎチャ
ネルトランジスタで形成され、ｐチャネルトランジスタ
は周辺回路でしか使用されないのが通常だからである。
但し、ｐチャネルトランジスタを主体にしたＬＳＩでは
、ｐ＋領域３１用のコンタクトホール３８に対して八ｌ
配線４１のパターンを位置合せし、ｎ”ｅＪｆ域３４用
のコンタクトホール３８に対しては包含距離ｄを大きく
するのがよい。
、ｐ＋領域３１用のコンタクトホール３８に対して八ｌ
配線４１のパターンを位置合せし、ｎ”ｅＪｆ域３４用
のコンタクトホール３８に対しては包含距離ｄを大きく
するのがよい。
〔発明の効果）
本発明による高耐圧Ｍｉｓ｝ランジスタでは、ドレイン
領域で空乏層が十分に伸びて電界が緩和されるので耐圧
が高いにも拘らず、ソース抵抗が低いので電流駆動能力
も高い。
領域で空乏層が十分に伸びて電界が緩和されるので耐圧
が高いにも拘らず、ソース抵抗が低いので電流駆動能力
も高い。
第１図は本発明の一実施例の製造工程を順次に示す側断
面図、第２図は一実施例の不純物プロファイルを示すグ
ラフ、第３図及び第４図は一実施例の平面図、第５図は
一実施例における配線パターンの平面図である。 第６図は本発明の一従来例の側断面図である。 なお図面に用いた符号において、 １１−・−・・−−−−−−・−−−一−一−ゲート電
極１２−・−・−−−−−−−−−一・・ドレイン領域
１４−・・・−・一・−・−・・−ｎ一領域１５− ・
・−・・・−・一・・・ソース領域１６・一・・・・・
・一・−・・−・一高耐圧ＭＯＳ｝ランジスタ２７・・
−・・・・・・・・・・・・・−・・ｎ一領域３４−・
−−−−−−・一・・−・−・−ｎ″領域である。
面図、第２図は一実施例の不純物プロファイルを示すグ
ラフ、第３図及び第４図は一実施例の平面図、第５図は
一実施例における配線パターンの平面図である。 第６図は本発明の一従来例の側断面図である。 なお図面に用いた符号において、 １１−・−・・−−−−−−・−−−一−一−ゲート電
極１２−・−・−−−−−−−−−一・・ドレイン領域
１４−・・・−・一・−・−・・−ｎ一領域１５− ・
・−・・・−・一・・・ソース領域１６・一・・・・・
・一・−・・−・一高耐圧ＭＯＳ｝ランジスタ２７・・
−・・・・・・・・・・・・・−・・ｎ一領域３４−・
−−−−−−・一・・−・−・−ｎ″領域である。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板上にゲート絶縁膜を介して形成
されているゲート電極と、このゲート電極の両側の前記
半導体基板の表面部に形成されている第２導電型のソー
ス領域及びドレイン領域とを有する高耐圧ＭＩＳトラン
ジスタにおいて、前記ドレイン領域は、前記ゲート電極
に近接しており不純物濃度が相対的に低い低濃度不純物
領域と、前記ゲート電極から離間しており不純物濃度が
相対的に高い高濃度不純物領域とから成っており、 前記ソース領域は、前記ゲート電極に近接しており不純
物濃度が前記低濃度不純物領域よりは高く前記高濃度不
純物領域よりは低い中濃度不純物領域と、前記ゲート電
極から離間している高濃度不純物領域とから成っている
高耐圧ＭＩＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243748A JP2805646B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243748A JP2805646B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03106074A true JPH03106074A (ja) | 1991-05-02 |
| JP2805646B2 JP2805646B2 (ja) | 1998-09-30 |
Family
ID=17108396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243748A Expired - Fee Related JP2805646B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805646B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683531A3 (en) * | 1994-05-16 | 1996-02-28 | Samsung Electronics Co Ltd | MOSFET with LDD structure and manufacturing method. |
| US5856693A (en) * | 1994-08-18 | 1999-01-05 | Nec Corporation | Semiconductor integrated circuit device containing MOS protection circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230185A (ja) * | 1988-07-20 | 1990-01-31 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1989
- 1989-09-20 JP JP1243748A patent/JP2805646B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230185A (ja) * | 1988-07-20 | 1990-01-31 | Hitachi Ltd | 半導体装置とその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683531A3 (en) * | 1994-05-16 | 1996-02-28 | Samsung Electronics Co Ltd | MOSFET with LDD structure and manufacturing method. |
| US5856693A (en) * | 1994-08-18 | 1999-01-05 | Nec Corporation | Semiconductor integrated circuit device containing MOS protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2805646B2 (ja) | 1998-09-30 |
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