JPH04276653A - 集積回路デバイスの製造プロセス - Google Patents
集積回路デバイスの製造プロセスInfo
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- JPH04276653A JPH04276653A JP3351088A JP35108891A JPH04276653A JP H04276653 A JPH04276653 A JP H04276653A JP 3351088 A JP3351088 A JP 3351088A JP 35108891 A JP35108891 A JP 35108891A JP H04276653 A JPH04276653 A JP H04276653A
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- cmos
- technology
- integrated circuit
- circuit
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子の
製造に関する。更に詳細には、高性能ＣＭＯＳデバイス
及び高性能バイポーラデバイスの双方が単一チップ上に
高密度で集積された半導体素子の製造に関する。
製造に関する。更に詳細には、高性能ＣＭＯＳデバイス
及び高性能バイポーラデバイスの双方が単一チップ上に
高密度で集積された半導体素子の製造に関する。
【０００２】
【従来の技術】高密度集積回路は、何年かの間、知られ
ており且つ使用されている。このようなデバイスは、デ
バイスが集積されているチップを通じて単一のテクノロ
ジーを利用するのが典型的であった。この開発の過程で
、極めて高性能なデバイスの設計と共に、高密度の集積
化が設計され製造された。しかしながら、最近、他のテ
クノロジーでは得られない特定のテクノロジーの特定の
性能特性（例えば、バイポーラデバイスによる高速度、
及びＣＭＯＳによる低パワー要求）を利用するために、
同一チップ上で異なるテクノロジーを使用することが望
ましくなってきた。
ており且つ使用されている。このようなデバイスは、デ
バイスが集積されているチップを通じて単一のテクノロ
ジーを利用するのが典型的であった。この開発の過程で
、極めて高性能なデバイスの設計と共に、高密度の集積
化が設計され製造された。しかしながら、最近、他のテ
クノロジーでは得られない特定のテクノロジーの特定の
性能特性（例えば、バイポーラデバイスによる高速度、
及びＣＭＯＳによる低パワー要求）を利用するために、
同一チップ上で異なるテクノロジーを使用することが望
ましくなってきた。
【０００３】個々のＮＭＯＳ及びＰＭＯＳトランジスタ
並びに他の回路素子も含むＣＭＯＳ回路やバイポーラト
ランジスタのような幾つかのテクノロジーを結合する集
積回路デバイスの達成はいくらか成功してはいるが、実
現された集積回路は、製造の複雑さ、集積度及び集積回
路における個々の回路及びトランジスタの性能の間に妥
協を要求するものである。
並びに他の回路素子も含むＣＭＯＳ回路やバイポーラト
ランジスタのような幾つかのテクノロジーを結合する集
積回路デバイスの達成はいくらか成功してはいるが、実
現された集積回路は、製造の複雑さ、集積度及び集積回
路における個々の回路及びトランジスタの性能の間に妥
協を要求するものである。
【０００４】特に、”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖ
ｏｌ． ＥＤ−２９， Ｎｏ． ４， ５９０〜５９６
頁、１９８２年 ４月”のツァング（Ｔｓａｎｇ ）
らによる「酸化物側壁−スペーサ・テクノロジーでの高
性能ＬＤＤＦＥＴの組立（Ｆａｂｒｉｃａｔｉｏｎ ｏ
ｆ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＬＤＤＦＥＴ
’ｓ ｗｉｔｈ Ｏｘｉｄｅ Ｓｉｄｅｗａｌｌ−Ｓｐ
ａｃｅｒ Ｔｅｃｈｎｏｌｏｇｙ）」（本発明の発明者
の２人による共著、参考によってここに完全に組み入れ
られている）でより詳細に開示されているＬＤＤプロセ
スによって形成されるＣＭＯＳ回路と、”ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ， Ｖｏｌ． ＥＤ−２８， Ｎｏ． ９
， １９８１年 ９月”のニング（Ｔ． Ｈ． Ｎｉｎ
ｇ）らによる「高性能及び低パワー遅延ＶＬＳＩ用の自
己整合バイポーラトランジスタ（Ｓｅｌｆ−Ａｌｉｇｎ
ｅｄ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏ
ｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｌｏ
ｗ−Ｐｏｗｅｒ−Ｄｅｌａｙ ＶＬＳＩ）」（参考によ
ってここに完全に組み入れられている）でより詳細に開
示されている自己整合ポリベース／ポリエミッタによっ
て形成されるバイポーラトランジスタとは、極めて高性
能のデバイスであるが、１つ又は両方のタイプのデバイ
スの性能を低下させることなく共通チップ上に集積させ
る際に、異常な困難を呈した。ＣＭＯＳプロセスは、回
路へ軽ドープドレイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ 、ＬＤＤ）形成のような高性能構造及び１
．０μｍより短いチャネル長さを提供し、自己整合ダブ
ル・ポリ・バイポーラトランジスタは、約２０ＧＨｚの
カットオフ周波数を示す。 従って、これらのデバイスが上記性能特性全てを保持し
ながら同一チップ上に高密度で集積されることが特に望
ましい。同時に、これらのデバイスのこのような高密度
の集積化を達成するプロセスは、プロセスの複雑さ及び
そのような複雑さに対応する製造歩留りの低下のために
このような集積回路を経済的に実行不可能にしないこと
が重要である。この点で、米国特許第４、７５２、５８
９号に開示されたような先行技術のアプローチは、ＣＭ
ＯＳトランジスタ及びバイポーラトランジスタの形成を
”結合しない（ｄｅｃｏｕｐｌｅ）”プロセス工程を提
供する。このプロセス工程は、バイポーラ及びＣＭＯＳ
トランジスタの双方に共通なプロセス工程の数が最小で
ある。上記特許では、例えば、ＭＯＳゲートの燐ドーピ
ングとポリシリコンエミッタの砒素ドーピングとを結合
しないために、明らかに、バイポーラトランジスタのエ
ミッタ及びコレクタゾーンと同時に２層ゲート電極のみ
が形成される。このプロセスは、形成されるトランジス
タの全素子数及びプロセスの全工程数を増大させる。
ｎｓ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖ
ｏｌ． ＥＤ−２９， Ｎｏ． ４， ５９０〜５９６
頁、１９８２年 ４月”のツァング（Ｔｓａｎｇ ）
らによる「酸化物側壁−スペーサ・テクノロジーでの高
性能ＬＤＤＦＥＴの組立（Ｆａｂｒｉｃａｔｉｏｎ ｏ
ｆ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＬＤＤＦＥＴ
’ｓ ｗｉｔｈ Ｏｘｉｄｅ Ｓｉｄｅｗａｌｌ−Ｓｐ
ａｃｅｒ Ｔｅｃｈｎｏｌｏｇｙ）」（本発明の発明者
の２人による共著、参考によってここに完全に組み入れ
られている）でより詳細に開示されているＬＤＤプロセ
スによって形成されるＣＭＯＳ回路と、”ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ， Ｖｏｌ． ＥＤ−２８， Ｎｏ． ９
， １９８１年 ９月”のニング（Ｔ． Ｈ． Ｎｉｎ
ｇ）らによる「高性能及び低パワー遅延ＶＬＳＩ用の自
己整合バイポーラトランジスタ（Ｓｅｌｆ−Ａｌｉｇｎ
ｅｄ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏ
ｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｌｏ
ｗ−Ｐｏｗｅｒ−Ｄｅｌａｙ ＶＬＳＩ）」（参考によ
ってここに完全に組み入れられている）でより詳細に開
示されている自己整合ポリベース／ポリエミッタによっ
て形成されるバイポーラトランジスタとは、極めて高性
能のデバイスであるが、１つ又は両方のタイプのデバイ
スの性能を低下させることなく共通チップ上に集積させ
る際に、異常な困難を呈した。ＣＭＯＳプロセスは、回
路へ軽ドープドレイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ 、ＬＤＤ）形成のような高性能構造及び１
．０μｍより短いチャネル長さを提供し、自己整合ダブ
ル・ポリ・バイポーラトランジスタは、約２０ＧＨｚの
カットオフ周波数を示す。 従って、これらのデバイスが上記性能特性全てを保持し
ながら同一チップ上に高密度で集積されることが特に望
ましい。同時に、これらのデバイスのこのような高密度
の集積化を達成するプロセスは、プロセスの複雑さ及び
そのような複雑さに対応する製造歩留りの低下のために
このような集積回路を経済的に実行不可能にしないこと
が重要である。この点で、米国特許第４、７５２、５８
９号に開示されたような先行技術のアプローチは、ＣＭ
ＯＳトランジスタ及びバイポーラトランジスタの形成を
”結合しない（ｄｅｃｏｕｐｌｅ）”プロセス工程を提
供する。このプロセス工程は、バイポーラ及びＣＭＯＳ
トランジスタの双方に共通なプロセス工程の数が最小で
ある。上記特許では、例えば、ＭＯＳゲートの燐ドーピ
ングとポリシリコンエミッタの砒素ドーピングとを結合
しないために、明らかに、バイポーラトランジスタのエ
ミッタ及びコレクタゾーンと同時に２層ゲート電極のみ
が形成される。このプロセスは、形成されるトランジス
タの全素子数及びプロセスの全工程数を増大させる。
【０００５】複数のテクノロジーを利用する集積回路を
製造する際、かなり完全なサブプロセスで各タイプのデ
バイスを製造することによって各テクノロジーに対応す
るプロセスを分離することことも先行技術の特徴であっ
た。従って、必要なマスク及び処理工程の数を減少させ
製造歩留りを増大させる目的で、いわゆる自己整合及び
自己マスキング技法が知られているが、複数のテクノロ
ジーを含む集積回路の形成においては、このような技法
は十分に利用されていない。更に、集積回路を形成する
ための既知の技法は、異なるテクノロジーにあるトラン
ジスタ及び他の素子の一部を同時に形成するために、双
方のテクノロジーに共通な処理工程を利用していない。 同様に、複数のテクノロジーを利用する先行技術の集積
回路は、基板内又は基板の上に各テクノロジーのデバイ
スを異なるレベルで形成し、配線及びこのような配線を
完成するのに必要な製造プロセスを複雑にすることがし
ばしばある。
製造する際、かなり完全なサブプロセスで各タイプのデ
バイスを製造することによって各テクノロジーに対応す
るプロセスを分離することことも先行技術の特徴であっ
た。従って、必要なマスク及び処理工程の数を減少させ
製造歩留りを増大させる目的で、いわゆる自己整合及び
自己マスキング技法が知られているが、複数のテクノロ
ジーを含む集積回路の形成においては、このような技法
は十分に利用されていない。更に、集積回路を形成する
ための既知の技法は、異なるテクノロジーにあるトラン
ジスタ及び他の素子の一部を同時に形成するために、双
方のテクノロジーに共通な処理工程を利用していない。 同様に、複数のテクノロジーを利用する先行技術の集積
回路は、基板内又は基板の上に各テクノロジーのデバイ
スを異なるレベルで形成し、配線及びこのような配線を
完成するのに必要な製造プロセスを複雑にすることがし
ばしばある。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、高い製造歩留りで確実に実行可能であると共に、特
定の回路素子（例えばトランジスタ）設計の性能を保持
する製造プロセスを提供することである。
は、高い製造歩留りで確実に実行可能であると共に、特
定の回路素子（例えばトランジスタ）設計の性能を保持
する製造プロセスを提供することである。
【０００７】本発明のもう１つの目的は、異なるテクノ
ロジーに従って回路素子を高集積度で提供可能な製造プ
ロセスを提供することである。
ロジーに従って回路素子を高集積度で提供可能な製造プ
ロセスを提供することである。
【０００８】更に、本発明の目的は、異なるテクノロジ
ーに従って回路素子を同一チップ上に集積可能であり、
複雑さ及び工程数が最小限である製造プロセスを提供す
ることである。
ーに従って回路素子を同一チップ上に集積可能であり、
複雑さ及び工程数が最小限である製造プロセスを提供す
ることである。
【０００９】また、本発明の目的は、回路素子が基板内
及び基板の上に同様のレベルで生成されチップ上のデバ
イス間の配線形成の複雑さを回避する製造プロセス及び
それによって生産される集積回路構造を提供することで
ある。
及び基板の上に同様のレベルで生成されチップ上のデバ
イス間の配線形成の複雑さを回避する製造プロセス及び
それによって生産される集積回路構造を提供することで
ある。
【００１０】また更に、本発明の目的は、上記の本発明
の目的が全て同時に満たされるような製造プロセス及び
それによって生産される集積回路構造を提供することで
ある。
の目的が全て同時に満たされるような製造プロセス及び
それによって生産される集積回路構造を提供することで
ある。
【００１１】
【課題を解決するための手段及び作用】本発明の上記及
び他の目的を達成するために、ＣＭＯＳ及びバイポーラ
テクノロジー双方に従って形成された回路素子を含む集
積回路デバイスを製造するための本発明の方法は、ＣＭ
ＯＳ及びバイポーラテクノロジー双方に従って回路素子
の一部を同時に形成する工程と、バイポーラテクノロジ
ーに従って回路素子をマスキングしてＣＭＯＳテクノロ
ジーに従って回路素子を部分的に完成する工程と、ＣＭ
ＯＳテクノロジーに従って回路素子をマスキングしてバ
イポーラテクノロジーに従って回路素子を完成する工程
と、ＣＭＯＳテクノロジーに従って回路素子を完成する
工程と、を含む。
び他の目的を達成するために、ＣＭＯＳ及びバイポーラ
テクノロジー双方に従って形成された回路素子を含む集
積回路デバイスを製造するための本発明の方法は、ＣＭ
ＯＳ及びバイポーラテクノロジー双方に従って回路素子
の一部を同時に形成する工程と、バイポーラテクノロジ
ーに従って回路素子をマスキングしてＣＭＯＳテクノロ
ジーに従って回路素子を部分的に完成する工程と、ＣＭ
ＯＳテクノロジーに従って回路素子をマスキングしてバ
イポーラテクノロジーに従って回路素子を完成する工程
と、ＣＭＯＳテクノロジーに従って回路素子を完成する
工程と、を含む。
【００１２】上記及び他の目的、態様及び利点は、図面
を参照すると共に本発明の好ましい実施例の以下の詳細
な説明からより良く理解されるであろう。
を参照すると共に本発明の好ましい実施例の以下の詳細
な説明からより良く理解されるであろう。
【００１３】
【実施例】図面、とりわけ図１（Ａ）及び図１（Ｂ）を
参照すると、本発明と共に用いることができる２種の埋
込み型サブコレクタ構造及びこのような構造の典型的な
形成方法が示されている。図１（Ａ）は、特に、チップ
全体に渡って形成されるのが典型的である全面（ブラン
ケット）サブコレクタを示す。個々のデバイスの絶縁の
ためにそれ自体はよく知られているトレンチ構造１２も
示されている。多数の異なるトレンチ構造を使用するこ
とができるが、単に絶縁のためにのみ使用される場合は
、これらのトレンチ構造は酸化物でライニングされ、各
トレンチの底部にＰ＋絶縁領域を有し、頂部にキャップ
酸化物を有するであろう。他の方法でも実行可能である
が、本発明の好ましい実施例では、集積回路の基板へ接
続するために少なくともいくつかのトレンチ構造が使用
される。このような全面サブコレクタは、一般的に、既
知の注入技法でＮ＋不純物を注入することによってＰ−
基板１３に形成され、層１４を形成する。次に、この注
入された不純物は、拡散を引き起こす加熱又はアニーリ
ングによって基板内のより深い所へ追い込まれる。従っ
て、層１４は拡大して層１５を形成する。続いて、もう
１つのＰ−層１６がエピタキシャル成長される。このプ
ロセスの間に、Ｎ＋不純物のほんの一部分がエピタキシ
ャル成長層内へ拡散し、サブコレクタの深さを増大させ
る部分１７と、得られた基板１０の本体内にサブコレク
タを埋め込むＰ−部分１６′とを形成する。全面サブコ
レクタの形成後、絶縁トレンチ１２は従来の技法によっ
て形成することができる。
参照すると、本発明と共に用いることができる２種の埋
込み型サブコレクタ構造及びこのような構造の典型的な
形成方法が示されている。図１（Ａ）は、特に、チップ
全体に渡って形成されるのが典型的である全面（ブラン
ケット）サブコレクタを示す。個々のデバイスの絶縁の
ためにそれ自体はよく知られているトレンチ構造１２も
示されている。多数の異なるトレンチ構造を使用するこ
とができるが、単に絶縁のためにのみ使用される場合は
、これらのトレンチ構造は酸化物でライニングされ、各
トレンチの底部にＰ＋絶縁領域を有し、頂部にキャップ
酸化物を有するであろう。他の方法でも実行可能である
が、本発明の好ましい実施例では、集積回路の基板へ接
続するために少なくともいくつかのトレンチ構造が使用
される。このような全面サブコレクタは、一般的に、既
知の注入技法でＮ＋不純物を注入することによってＰ−
基板１３に形成され、層１４を形成する。次に、この注
入された不純物は、拡散を引き起こす加熱又はアニーリ
ングによって基板内のより深い所へ追い込まれる。従っ
て、層１４は拡大して層１５を形成する。続いて、もう
１つのＰ−層１６がエピタキシャル成長される。このプ
ロセスの間に、Ｎ＋不純物のほんの一部分がエピタキシ
ャル成長層内へ拡散し、サブコレクタの深さを増大させ
る部分１７と、得られた基板１０の本体内にサブコレク
タを埋め込むＰ−部分１６′とを形成する。全面サブコ
レクタの形成後、絶縁トレンチ１２は従来の技法によっ
て形成することができる。
【００１４】なお、チップ表面全体より小さい領域にサ
ブコレクタを形成することが望ましい場合には、Ｎ＋不
純物の注入は、不純物の注入が領域２０のみに生じるよ
うに、マスク１９を使用してパターン形成することがで
きる。この場合、不純物の追い込み（ドライブ−イン）
はＮ＋領域の横方向及び深さ方向双方の寸法を増大させ
る。全面サブコレクタの場合のように、次にエピタキシ
ャル層が成長され、再度Ｎ＋不純物の拡散が生じ、その
結果図示される領域１７′の概略プロファイルが得られ
る。次に望ましいように、絶縁トレンチを形成すること
ができる。
ブコレクタを形成することが望ましい場合には、Ｎ＋不
純物の注入は、不純物の注入が領域２０のみに生じるよ
うに、マスク１９を使用してパターン形成することがで
きる。この場合、不純物の追い込み（ドライブ−イン）
はＮ＋領域の横方向及び深さ方向双方の寸法を増大させ
る。全面サブコレクタの場合のように、次にエピタキシ
ャル層が成長され、再度Ｎ＋不純物の拡散が生じ、その
結果図示される領域１７′の概略プロファイルが得られ
る。次に望ましいように、絶縁トレンチを形成すること
ができる。
【００１５】本発明は実際には、バイポーラ回路素子が
形成されるべき領域のみにこのサブコレクタ構造１８を
使用し、他の領域はサブコレクタ又は絶縁トレンチの位
置を越えて存在するその部分２１の存在に影響されない
ことに注意すべきである。また、所望されるなら、トレ
ンチ構造は、構造をトレンチ内またはその境界に含ませ
てそのキャパシタンスを向上させることによって、容量
性メモリ素子としても使用できることにも注意すべきで
ある。
形成されるべき領域のみにこのサブコレクタ構造１８を
使用し、他の領域はサブコレクタ又は絶縁トレンチの位
置を越えて存在するその部分２１の存在に影響されない
ことに注意すべきである。また、所望されるなら、トレ
ンチ構造は、構造をトレンチ内またはその境界に含ませ
てそのキャパシタンスを向上させることによって、容量
性メモリ素子としても使用できることにも注意すべきで
ある。
【００１６】図２は、図１（Ａ）に示される基板１０の
一部を示す。しかしながら、以下に開示される全てのプ
ロセス工程は、図１（Ｂ）に示されるパターン化サブコ
レクタへも同様に適用可能であることが理解されるに違
いない。図示されるように、左側は、ＮＭＯＳデバイス
の形成に使用され、中央部はバイポーラデバイスに使用
され、右側はＰＭＯＳデバイスに使用される。これらの
領域の順序及び近接は、本発明の構造又は機能にとって
重要ではなく、領域のパターンは少なくともチップの領
域にわたって繰り返されるのが典型的であり、明白な順
序はチップの検討される部分に依るものであろう。しか
しながら、これらの領域の順序は、図示されるように、
図２〜図１１を通して統一させてある。
一部を示す。しかしながら、以下に開示される全てのプ
ロセス工程は、図１（Ｂ）に示されるパターン化サブコ
レクタへも同様に適用可能であることが理解されるに違
いない。図示されるように、左側は、ＮＭＯＳデバイス
の形成に使用され、中央部はバイポーラデバイスに使用
され、右側はＰＭＯＳデバイスに使用される。これらの
領域の順序及び近接は、本発明の構造又は機能にとって
重要ではなく、領域のパターンは少なくともチップの領
域にわたって繰り返されるのが典型的であり、明白な順
序はチップの検討される部分に依るものであろう。しか
しながら、これらの領域の順序は、図示されるように、
図２〜図１１を通して統一させてある。
【００１７】図２に示される製造プロセス工程では、Ｎ
ＭＯＳ領域上にマスクが形成され、当初はサブコレクタ
を含むデバイスの全領域上に広がっていたＰ−層内へＮ
−型不純物が注入され、バイポーラ及びＰＭＯＳ回路素
子双方に対応する選択された領域においてそのＰ−層を
Ｎ型層へ変換する。所望されるなら、Ｎ−型エピタキシ
ャル層から開始してＰ−ウェルを形成する変換プロセス
を実行することも可能である。マスクはかなり粗くてよ
く、アライメント精度は絶縁トレンチ構造の横寸法より
も良い必要はないので、この工程は重要である。従って
、このプロセスは容易に達成され、歩留りが極めて高い
。同時に、注入を調節するしきい値も達成することがで
きる。この工程が２つの異なるテクノロジーに従って回
路素子構造の一部を形成し、先行技術に関して、各テク
ノロジーにおいて別々の工程でありそれぞれが次により
高い位置決め精度を要求することにとって代わることに
も注意すべきである。
ＭＯＳ領域上にマスクが形成され、当初はサブコレクタ
を含むデバイスの全領域上に広がっていたＰ−層内へＮ
−型不純物が注入され、バイポーラ及びＰＭＯＳ回路素
子双方に対応する選択された領域においてそのＰ−層を
Ｎ型層へ変換する。所望されるなら、Ｎ−型エピタキシ
ャル層から開始してＰ−ウェルを形成する変換プロセス
を実行することも可能である。マスクはかなり粗くてよ
く、アライメント精度は絶縁トレンチ構造の横寸法より
も良い必要はないので、この工程は重要である。従って
、このプロセスは容易に達成され、歩留りが極めて高い
。同時に、注入を調節するしきい値も達成することがで
きる。この工程が２つの異なるテクノロジーに従って回
路素子構造の一部を形成し、先行技術に関して、各テク
ノロジーにおいて別々の工程でありそれぞれが次により
高い位置決め精度を要求することにとって代わることに
も注意すべきである。
【００１８】図３は、図２のＮ−ウェルを形成するため
に使用されたマスクの除去及び酸化物層３０の開口を示
す。酸化物層のこの開口によって、Ｐ−領域２１及びＮ
領域２２双方の領域３１内へＮ＋不純物を熱拡散させ、
リーチ・スルー・コンタクト領域を形成するためのマス
ク３２として酸化物層を使用することが可能になる。公
知のように、ＭＯＳ型構成のＦＥＴデバイスは、ＦＥＴ
のゲートの下の空乏領域の寸法を適切に制御するために
、バイアス電圧が基板へ印加されることを必要とする。 基板及び領域２３は同一の導電型を有するので、ＰＭＯ
Ｓトランジスタは基板へ直接印加されるバイアス電圧を
有することができる。しかしながら、埋込みサブコレク
タは、もし全面（ブランケット）型であるか又はＮＭＯ
Ｓトランジスタの下全体に広がっている場合には、ＮＭ
ＯＳへのバイアス電圧の印加を妨害する。従って、リー
チ・スルー（ｒｅａｃｈ−ｔｈｒｏｕｇｈ ）領域３１
は、全面サブコレクタ構造が使用される場合に、望まし
くないポテンシャルがＮＭＯＳ基板に生じるのを妨げる
ために提供される。しかし、パターン化サブコレクタ構
造が使用されるときには、リーチ・スルー構造は必要で
はない。
に使用されたマスクの除去及び酸化物層３０の開口を示
す。酸化物層のこの開口によって、Ｐ−領域２１及びＮ
領域２２双方の領域３１内へＮ＋不純物を熱拡散させ、
リーチ・スルー・コンタクト領域を形成するためのマス
ク３２として酸化物層を使用することが可能になる。公
知のように、ＭＯＳ型構成のＦＥＴデバイスは、ＦＥＴ
のゲートの下の空乏領域の寸法を適切に制御するために
、バイアス電圧が基板へ印加されることを必要とする。 基板及び領域２３は同一の導電型を有するので、ＰＭＯ
Ｓトランジスタは基板へ直接印加されるバイアス電圧を
有することができる。しかしながら、埋込みサブコレク
タは、もし全面（ブランケット）型であるか又はＮＭＯ
Ｓトランジスタの下全体に広がっている場合には、ＮＭ
ＯＳへのバイアス電圧の印加を妨害する。従って、リー
チ・スルー（ｒｅａｃｈ−ｔｈｒｏｕｇｈ ）領域３１
は、全面サブコレクタ構造が使用される場合に、望まし
くないポテンシャルがＮＭＯＳ基板に生じるのを妨げる
ために提供される。しかし、パターン化サブコレクタ構
造が使用されるときには、リーチ・スルー構造は必要で
はない。
【００１９】図４はマスク３４の形成を示す。このマス
クは、所望される場合にＰ−型不純物の注入を制御して
ｎＦＥＴにチャネルストップ領域３３を形成するために
ブロックフィールド注入マスクと称される。当該技術で
公知のように、チャネルストップ領域は、ＦＥＴチャネ
ルの幾何学的構成を慎重に制御してトランジスタの性能
を高めるため、特に寄生漏れに対する保護を提供するた
めに使用される。
クは、所望される場合にＰ−型不純物の注入を制御して
ｎＦＥＴにチャネルストップ領域３３を形成するために
ブロックフィールド注入マスクと称される。当該技術で
公知のように、チャネルストップ領域は、ＦＥＴチャネ
ルの幾何学的構成を慎重に制御してトランジスタの性能
を高めるため、特に寄生漏れに対する保護を提供するた
めに使用される。
【００２０】図５は、チップのバイポーラ領域をマスク
するために使用されるＦＥＴマスクの形成を示す。Ｎ＋
領域３１の拡散の後、厚いＳｉＯ２ 保護層がチップ全
体又は少なくともＣＭＯＳ及びバイポーラトランジスタ
が形成される領域上に形成される。次に、バイポーラト
ランジスタ領域が、ＣＭＯＳ領域及びＮ＋領域３１に隣
接するトレンチを被覆するマスクでマスキングされる。 上記のマスキング工程についてはいくらかの位置ずれが
許容されるので、このステップの歩留りも高くなる。選
択された領域において、等方性エッチングによってＳｉ
Ｏ２ 層の全てが除去され、層４１のエッジに約４５°
のスロープを生成する。これはまた、トレンチ上にシリ
コンの局部酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏ
ｆ ｓｉｌｉｃｏｎ、ＬＯＣＯＳ）を行うことによって
も達成することができる。スロープは、ゲートポリシリ
コンがマスク４２を使用して反応性イオンエッチング（
ＲＩＥ）によってエッチングされた後にポリシリコン・
レール（望ましくない側壁）が残ることを妨げるために
必要である。次に、図５に示されるゲート酸化物５１が
所望の厚さへ再成長される。ゲート酸化物の幾何学的構
成はこうしてより正確に制御可能なので、ゲート酸化物
は再成長させることが望ましい。本発明のプロセスによ
って、その得られるしきい値切換えを制御するためにＣ
ＭＯＳトランジスタ用のゲート酸化物膜の所望の厚さを
完全に自由に選択できることも注意されるべきである。
するために使用されるＦＥＴマスクの形成を示す。Ｎ＋
領域３１の拡散の後、厚いＳｉＯ２ 保護層がチップ全
体又は少なくともＣＭＯＳ及びバイポーラトランジスタ
が形成される領域上に形成される。次に、バイポーラト
ランジスタ領域が、ＣＭＯＳ領域及びＮ＋領域３１に隣
接するトレンチを被覆するマスクでマスキングされる。 上記のマスキング工程についてはいくらかの位置ずれが
許容されるので、このステップの歩留りも高くなる。選
択された領域において、等方性エッチングによってＳｉ
Ｏ２ 層の全てが除去され、層４１のエッジに約４５°
のスロープを生成する。これはまた、トレンチ上にシリ
コンの局部酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏ
ｆ ｓｉｌｉｃｏｎ、ＬＯＣＯＳ）を行うことによって
も達成することができる。スロープは、ゲートポリシリ
コンがマスク４２を使用して反応性イオンエッチング（
ＲＩＥ）によってエッチングされた後にポリシリコン・
レール（望ましくない側壁）が残ることを妨げるために
必要である。次に、図５に示されるゲート酸化物５１が
所望の厚さへ再成長される。ゲート酸化物の幾何学的構
成はこうしてより正確に制御可能なので、ゲート酸化物
は再成長させることが望ましい。本発明のプロセスによ
って、その得られるしきい値切換えを制御するためにＣ
ＭＯＳトランジスタ用のゲート酸化物膜の所望の厚さを
完全に自由に選択できることも注意されるべきである。
【００２１】更に、図６に示されるように、マスク４２
が除去された後ポリシリコンゲート電極５２がゲート酸
化物５１上に形成される。ゲート電極の形成後、薄いＳ
ｉＯ２ 保護層６１がゲート電極上に形成される。次に
、チップのＮＭＯＳ領域を除く全てをマスクするために
ブロックアウト・マスクが適用され、ＮＭＯＳトランジ
スタのＬＤＤ構造形成の第１工程として、Ｎ−不純物領
域が注入される。次に、ＰＭＯＳ領域を除く全てへブロ
ックアウト・マスクを適用してこのプロセスが繰り返さ
れる。
が除去された後ポリシリコンゲート電極５２がゲート酸
化物５１上に形成される。ゲート電極の形成後、薄いＳ
ｉＯ２ 保護層６１がゲート電極上に形成される。次に
、チップのＮＭＯＳ領域を除く全てをマスクするために
ブロックアウト・マスクが適用され、ＮＭＯＳトランジ
スタのＬＤＤ構造形成の第１工程として、Ｎ−不純物領
域が注入される。次に、ＰＭＯＳ領域を除く全てへブロ
ックアウト・マスクを適用してこのプロセスが繰り返さ
れる。
【００２２】ブロックアウト・マスクが除去された後、
シリコン窒化物（Ｓｉ３ Ｎ４ ）層６２がチップ領域
全体に付着され、更にＳｉＯ２ 層が付着される。そし
て、反応性イオンエッチングが行われ、ＮＭＯＳ及びＰ
ＭＯＳトランジスタ双方のポリシリコンゲート電極５２
上に側壁５３が形成される。次に、ブロックアウト・マ
スクが再度適用され、上述のように側壁を用いて追加の
不純物がソース及びドレイン領域にそれぞれ注入され、
順にＮＭＯＳ及びＰＭＯＳトランジスタそれぞれの低減
注入領域を制御する。
シリコン窒化物（Ｓｉ３ Ｎ４ ）層６２がチップ領域
全体に付着され、更にＳｉＯ２ 層が付着される。そし
て、反応性イオンエッチングが行われ、ＮＭＯＳ及びＰ
ＭＯＳトランジスタ双方のポリシリコンゲート電極５２
上に側壁５３が形成される。次に、ブロックアウト・マ
スクが再度適用され、上述のように側壁を用いて追加の
不純物がソース及びドレイン領域にそれぞれ注入され、
順にＮＭＯＳ及びＰＭＯＳトランジスタそれぞれの低減
注入領域を制御する。
【００２３】あるいは、これらのトランジスタは好まし
くはダブル注入によって形成することができる。ダブル
注入によると、まずホウ素のようなＰ型不純物が薄い保
護酸化物を介して低濃度へ注入され、基板の所望の深さ
へ拡散される。次に、Ｎ型不純物が酸化物層６１を介し
てそれよりいくらか低い深さへ注入される。当該技術で
公知なように、これはいわゆる軽くドープされたドレイ
ン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ 、ＬＤ
Ｄ）構造を形成する。 ＬＤＤ構造は、基板内のフィールドを調節して、電子の
突抜け現象無しにトランジスタによって許容できる電圧
を増大させ、従ってトランジスタの作動限界を増大させ
る。しかしながら、トランジスタの組み立てにおいて形
成される実際の構造は本発明にとっては重要ではない。 他の領域はプロセスのこの工程ではマスクされているの
で、所望の構造を所望のプロセスによって形成すること
が可能である。
くはダブル注入によって形成することができる。ダブル
注入によると、まずホウ素のようなＰ型不純物が薄い保
護酸化物を介して低濃度へ注入され、基板の所望の深さ
へ拡散される。次に、Ｎ型不純物が酸化物層６１を介し
てそれよりいくらか低い深さへ注入される。当該技術で
公知なように、これはいわゆる軽くドープされたドレイ
ン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ 、ＬＤ
Ｄ）構造を形成する。 ＬＤＤ構造は、基板内のフィールドを調節して、電子の
突抜け現象無しにトランジスタによって許容できる電圧
を増大させ、従ってトランジスタの作動限界を増大させ
る。しかしながら、トランジスタの組み立てにおいて形
成される実際の構造は本発明にとっては重要ではない。 他の領域はプロセスのこの工程ではマスクされているの
で、所望の構造を所望のプロセスによって形成すること
が可能である。
【００２４】図示されていないが、ＮＭＯＳ及びＰＭＯ
ＳトランジスタにおけるＬＤＤ構造の連続形成は、単に
マスクされる領域を反転させ、ＮＭＯＳ及びバイポーラ
領域をマスクしてトランジスタ形成工程を繰り返すこと
によって実行可能である。ＰＭＯＳトランジスタ形成に
おいては、ドーパントの導電型も反転されるであろう。 従って、上記段落で記載されたいわゆるダブル拡散プロ
セスによるＣＭＯＳトランジスタ対の代替的形成は、要
求されるマスクの数を減少させる。ＰＭＯＳトランジス
タのために形成された構造はＮＭＯＳトランジスタのた
めに形成された構造と無関係であり、逆も同様であるこ
とにも注意すべきである。トランジスタ又は望ましいと
思われて成された他の変化において、ＬＤＤ構造は省略
されてもよい。
ＳトランジスタにおけるＬＤＤ構造の連続形成は、単に
マスクされる領域を反転させ、ＮＭＯＳ及びバイポーラ
領域をマスクしてトランジスタ形成工程を繰り返すこと
によって実行可能である。ＰＭＯＳトランジスタ形成に
おいては、ドーパントの導電型も反転されるであろう。 従って、上記段落で記載されたいわゆるダブル拡散プロ
セスによるＣＭＯＳトランジスタ対の代替的形成は、要
求されるマスクの数を減少させる。ＰＭＯＳトランジス
タのために形成された構造はＮＭＯＳトランジスタのた
めに形成された構造と無関係であり、逆も同様であるこ
とにも注意すべきである。トランジスタ又は望ましいと
思われて成された他の変化において、ＬＤＤ構造は省略
されてもよい。
【００２５】この時点でＮＭＯＳＦＥＴの基本的構造は
形成されたが、構造を向上させる他の性能は後で加えら
れるので、トランジスタは完成される必要ないこともま
た注意されるべきである。特に、以下図１０に関して更
に論議されるように、側壁構造は、トランジスタのＬＤ
Ｄ構造を完成させ向上させるために、自己整合された更
なる注入のために形成されるであろう。しかしながら、
ＣＭＯＳトランジスタはプロセスの残りを通じて同様の
外観構造を有するので、ＰＭＯＳトランジスタの一部は
図面の残りから省かれる。
形成されたが、構造を向上させる他の性能は後で加えら
れるので、トランジスタは完成される必要ないこともま
た注意されるべきである。特に、以下図１０に関して更
に論議されるように、側壁構造は、トランジスタのＬＤ
Ｄ構造を完成させ向上させるために、自己整合された更
なる注入のために形成されるであろう。しかしながら、
ＣＭＯＳトランジスタはプロセスの残りを通じて同様の
外観構造を有するので、ＰＭＯＳトランジスタの一部は
図面の残りから省かれる。
【００２６】さて図７を参照すると、いったんＰＭＯＳ
トランジスタがＮＭＯＳトランジスタと同等程度に完成
されると、ＣＭＯＳトランジスタ領域へマスクが適用さ
れる。次に、好ましくは反応性イオンエッチングによっ
て、バイポーラトランジスタが形成されるべき領域で厚
いＳｉＯ２ 層４１が除去される。この工程はベース開
口と称される。図８に示されるように、このマスクを使
用して、Ｐ＋ポリシリコン層８１がバイポーラトランジ
スタのベースを形成する領域上に付着される。このポリ
シリコン層は大量にドープされ、バイポーラトランジス
タの外因性ベース領域形成のための拡散源として役立つ
。 次にテトラエチルオルトシリケート（ＴＥＯＳ）層８２
及びシリコン窒化物層８３が続いてＰ＋ポリシリコン層
８１上に適用される。最後に、エミッタ開口マスク８４
がシリコン窒化物層上に適用される。
トランジスタがＮＭＯＳトランジスタと同等程度に完成
されると、ＣＭＯＳトランジスタ領域へマスクが適用さ
れる。次に、好ましくは反応性イオンエッチングによっ
て、バイポーラトランジスタが形成されるべき領域で厚
いＳｉＯ２ 層４１が除去される。この工程はベース開
口と称される。図８に示されるように、このマスクを使
用して、Ｐ＋ポリシリコン層８１がバイポーラトランジ
スタのベースを形成する領域上に付着される。このポリ
シリコン層は大量にドープされ、バイポーラトランジス
タの外因性ベース領域形成のための拡散源として役立つ
。 次にテトラエチルオルトシリケート（ＴＥＯＳ）層８２
及びシリコン窒化物層８３が続いてＰ＋ポリシリコン層
８１上に適用される。最後に、エミッタ開口マスク８４
がシリコン窒化物層上に適用される。
【００２７】図９を参照すると、バイポーラトランジス
タのコレクタ及びベースが形成された後のデバイスが示
されている。これは、層８１〜８３全てを介する反応性
イオンエッチングによって実行される。レジストエミッ
タ開口マスクを適所に残したままで、Ｎ−型不純物が注
入されて自己整合動作でバイポーラトランジスタのコレ
クタを形成する。この動作は自己整合されるので、この
マスキング工程もまた位置ずれに対して許容性がある。 コレクタの注入に続いて、マスクが除去され、デバイス
が加熱処理されて、大量にドープされたＴＥＯＳ層８１
からの拡散によって外因性ベース領域９２が形成される
。次に、Ｐ−型不純物がベース開口との自己整合によっ
てコレクタ上に注入され、デバイスはアニーリングされ
て真性ベース領域９３及びシリコン酸化物側壁９４をＰ
＋ポリシリコン層８１の露出エッジに形成する。このと
きバイポーラトランジスタ領域の側壁上に追加のＴＥＯ
Ｓ及びシリコン窒化物層９４が形成されて、外因性ベー
ス領域とエミッタとの間の絶縁として役立つようにエミ
ッタ開口の周りにスペーサを形成するのが好ましい。 これは、バイポーラトランジスタのエミッタ−ベース破
壊電圧抵抗を高める。次にエミッタポリシリコン層９５
が付着され、砒素が注入及び拡散されてエミッタ領域を
形成する。エミッタ注入工程はマスク無しに実行される
ことに注意する。あるいは、もし何れかのＣＭＯＳデバ
イスにおいて追加の不純物注入が所望されるなら、層８
１〜８３はこの時点でエッチングすることができ、バイ
ポーラ及びＣＭＯＳトランジスタで同時注入が行われる
。この時点での更なる注入は、ＬＤＤ構造の形成におい
て使用された１つもしくはそれ以上のブロックアウト・
マスキング工程の代わりとして使用することもできる。 次にマスク９６が適用され、エミッタ層９５がエッチン
グされてデバイス表面上のエミッタ領域の水平方向範囲
を画定又は制限する。同様に、図１０に示されるように
、ベースエッジマスク９７が適用され、エッチングが行
われて、図８に示される層８１から形成されるベース接
続領域９８の範囲を画定する。
タのコレクタ及びベースが形成された後のデバイスが示
されている。これは、層８１〜８３全てを介する反応性
イオンエッチングによって実行される。レジストエミッ
タ開口マスクを適所に残したままで、Ｎ−型不純物が注
入されて自己整合動作でバイポーラトランジスタのコレ
クタを形成する。この動作は自己整合されるので、この
マスキング工程もまた位置ずれに対して許容性がある。 コレクタの注入に続いて、マスクが除去され、デバイス
が加熱処理されて、大量にドープされたＴＥＯＳ層８１
からの拡散によって外因性ベース領域９２が形成される
。次に、Ｐ−型不純物がベース開口との自己整合によっ
てコレクタ上に注入され、デバイスはアニーリングされ
て真性ベース領域９３及びシリコン酸化物側壁９４をＰ
＋ポリシリコン層８１の露出エッジに形成する。このと
きバイポーラトランジスタ領域の側壁上に追加のＴＥＯ
Ｓ及びシリコン窒化物層９４が形成されて、外因性ベー
ス領域とエミッタとの間の絶縁として役立つようにエミ
ッタ開口の周りにスペーサを形成するのが好ましい。 これは、バイポーラトランジスタのエミッタ−ベース破
壊電圧抵抗を高める。次にエミッタポリシリコン層９５
が付着され、砒素が注入及び拡散されてエミッタ領域を
形成する。エミッタ注入工程はマスク無しに実行される
ことに注意する。あるいは、もし何れかのＣＭＯＳデバ
イスにおいて追加の不純物注入が所望されるなら、層８
１〜８３はこの時点でエッチングすることができ、バイ
ポーラ及びＣＭＯＳトランジスタで同時注入が行われる
。この時点での更なる注入は、ＬＤＤ構造の形成におい
て使用された１つもしくはそれ以上のブロックアウト・
マスキング工程の代わりとして使用することもできる。 次にマスク９６が適用され、エミッタ層９５がエッチン
グされてデバイス表面上のエミッタ領域の水平方向範囲
を画定又は制限する。同様に、図１０に示されるように
、ベースエッジマスク９７が適用され、エッチングが行
われて、図８に示される層８１から形成されるベース接
続領域９８の範囲を画定する。
【００２８】図１１に示されるように、コンタクト開口
マスクが適用され、マスクを介して絶縁トレンチの各表
面１１２、ベース接続層１１３、コレクタリーチ・スル
ー領域１１４及びＮＭＯＳリーチ・スルー領域１１５へ
エッチングが行われる。コンタクト開口マスクを除去し
た後、図１２に示されるように、金属ケイ化物が開口さ
れたコンタクト領域並びにＣＭＯＳトランジスタのソー
スゲート及びドレイン領域へ適用され、これらの領域の
導電性を改良する。デバイスのこの構成において、全て
のコンタクト領域は基板の上の異なる位置且つ基板の上
の同様のレベルで造り出され、これによって、保護酸化
物の表面への接続を形成するメタライゼーションと共に
、適用された保護酸化物上に、相互接続が既知の方法で
確実に形成されることに注意する。
マスクが適用され、マスクを介して絶縁トレンチの各表
面１１２、ベース接続層１１３、コレクタリーチ・スル
ー領域１１４及びＮＭＯＳリーチ・スルー領域１１５へ
エッチングが行われる。コンタクト開口マスクを除去し
た後、図１２に示されるように、金属ケイ化物が開口さ
れたコンタクト領域並びにＣＭＯＳトランジスタのソー
スゲート及びドレイン領域へ適用され、これらの領域の
導電性を改良する。デバイスのこの構成において、全て
のコンタクト領域は基板の上の異なる位置且つ基板の上
の同様のレベルで造り出され、これによって、保護酸化
物の表面への接続を形成するメタライゼーションと共に
、適用された保護酸化物上に、相互接続が既知の方法で
確実に形成されることに注意する。
【００２９】上記のプロセスにおいて、エミッタ開口工
程以外の所定時には、回路素子領域全体がマスクされる
だけなので、エミッタ開口マスキング工程のみが絶縁ト
レンチの幅よりも高い位置決め精度を要求することに注
意すべきである。従って、本発明に従うプロセスの製造
歩留りは極めて高い。また、図１（Ａ）、図１（Ｂ）、
図２、図３、図８、図１１及び図１２に示される処理工
程によって、異なる回路素子上で同時処理を遂行可能と
なり、またこれらのうち図１（Ａ）、図１（Ｂ）、図２
、図３、図１１及び図１２によって、異なるテクノロジ
ーの回路素子の同時処理が可能になるので、全体の処理
工程数が最小限になることにも注意すべきである。また
、本発明によるプロセスが、必要とされるバイポーラ及
びＣＭＯＳテクノロジーそれぞれについての処理に、も
しあっても、最小の変化しか要求せず、個々のデバイス
の設計はそのままであり、それによって両タイプのデバ
イスの高性能特性を保持することに注意することも重要
である。本発明の原理を他のトランジスタ設計へ応用す
る際、処理又はデバイス形成における変化は、ＣＭＯＳ
デバイスよりもバイポーラデバイスの性能により不利な
影響を有することが予想される。従って、本発明による
プロセスによって、連続図７〜１１に示されるようにバ
イポーラトランジスタデバイスを単独で形成するのに使
用されるプロセスから変化することなくバイポーラトラ
ンジスタ全体が形成されることが可能になる一方、これ
らの工程の幾つかはＣＭＯＳデバイスを更に形成するの
に利用されることに注意することが重要である。
程以外の所定時には、回路素子領域全体がマスクされる
だけなので、エミッタ開口マスキング工程のみが絶縁ト
レンチの幅よりも高い位置決め精度を要求することに注
意すべきである。従って、本発明に従うプロセスの製造
歩留りは極めて高い。また、図１（Ａ）、図１（Ｂ）、
図２、図３、図８、図１１及び図１２に示される処理工
程によって、異なる回路素子上で同時処理を遂行可能と
なり、またこれらのうち図１（Ａ）、図１（Ｂ）、図２
、図３、図１１及び図１２によって、異なるテクノロジ
ーの回路素子の同時処理が可能になるので、全体の処理
工程数が最小限になることにも注意すべきである。また
、本発明によるプロセスが、必要とされるバイポーラ及
びＣＭＯＳテクノロジーそれぞれについての処理に、も
しあっても、最小の変化しか要求せず、個々のデバイス
の設計はそのままであり、それによって両タイプのデバ
イスの高性能特性を保持することに注意することも重要
である。本発明の原理を他のトランジスタ設計へ応用す
る際、処理又はデバイス形成における変化は、ＣＭＯＳ
デバイスよりもバイポーラデバイスの性能により不利な
影響を有することが予想される。従って、本発明による
プロセスによって、連続図７〜１１に示されるようにバ
イポーラトランジスタデバイスを単独で形成するのに使
用されるプロセスから変化することなくバイポーラトラ
ンジスタ全体が形成されることが可能になる一方、これ
らの工程の幾つかはＣＭＯＳデバイスを更に形成するの
に利用されることに注意することが重要である。
【００３０】
【発明の効果】従って、上記プロセスによって、それら
の設計に異なるテクノロジーが利用されるにもかかわら
ず、個々の回路素子を実質的に自由に構成できることが
わかる。また、製造の複雑さ、集積度、又は個々のデバ
イス性能において設計の妥協を要求することなく、本発
明のプロセスによって、高歩留り、及び上記のデバイス
構造を含む（これに限定されるわけではない）多数の技
法に従う高性能デバイスの経済的構成が可能になること
もわかる。本発明に従うプロセスによって形成され、複
数の種類の超高性能回路素子を含む集積回路は、潜在的
にも極めて高性能を有することもわかるであろう。
の設計に異なるテクノロジーが利用されるにもかかわら
ず、個々の回路素子を実質的に自由に構成できることが
わかる。また、製造の複雑さ、集積度、又は個々のデバ
イス性能において設計の妥協を要求することなく、本発
明のプロセスによって、高歩留り、及び上記のデバイス
構造を含む（これに限定されるわけではない）多数の技
法に従う高性能デバイスの経済的構成が可能になること
もわかる。本発明に従うプロセスによって形成され、複
数の種類の超高性能回路素子を含む集積回路は、潜在的
にも極めて高性能を有することもわかるであろう。
【００３１】本発明は、１つの好ましい実施例について
記載されたが、当業者は、特許請求の範囲に記載された
事項の精神と範囲内で、特に他の及び異なるバイポーラ
及びＭＯＳプロセス及びデバイスを含むために変形と共
に本発明が実行され得ることがわかるであろう。
記載されたが、当業者は、特許請求の範囲に記載された
事項の精神と範囲内で、特に他の及び異なるバイポーラ
及びＭＯＳプロセス及びデバイスを含むために変形と共
に本発明が実行され得ることがわかるであろう。
【図１】（Ａ）及び（Ｂ）は、本発明と共に用いること
ができる異なる型のサブコレクタ及びトレンチ絶縁構造
を示す。
ができる異なる型のサブコレクタ及びトレンチ絶縁構造
を示す。
【図２】図１（Ａ）の全面サブコレクタについて、３種
のトランジスタに割り当てられた隣接領域と、本発明に
従うＮ−ウェルの形成とを示す。
のトランジスタに割り当てられた隣接領域と、本発明に
従うＮ−ウェルの形成とを示す。
【図３】ＣＭＯＳ及びバイポーラテクノロジーデバイス
双方に共通なＮ＋リーチ・スルー領域の形成を示す。
双方に共通なＮ＋リーチ・スルー領域の形成を示す。
【図４】ＣＭＯＳトランジスタ対のｎＦＥＴにＰ−型チ
ャネルストップ領域を形成するための、マスクを伴うフ
ィールド注入を示す。
ャネルストップ領域を形成するための、マスクを伴うフ
ィールド注入を示す。
【図５】酸化物の形成、マスクを用いるその酸化物のエ
ッチング及びゲート酸化物の形成を示す。
ッチング及びゲート酸化物の形成を示す。
【図６】ＮＭＯＳ及びＰＭＯＳテクノロジー双方におけ
るＬＤＤ構造の形成と共に、保護窒化物層及び酸化物ス
ペーサを含むゲート構造の形成を示す。
るＬＤＤ構造の形成と共に、保護窒化物層及び酸化物ス
ペーサを含むゲート構造の形成を示す。
【図７】酸化物層及びバイポーラ回路素子のベース開口
の形成を示す。
の形成を示す。
【図８】Ｐ＋ポリシリコン層、テトラエチルオルトシリ
ケート（ＴＥＯＳ）層、窒化物層及びエミッタ開口マス
クの形成を示す。
ケート（ＴＥＯＳ）層、窒化物層及びエミッタ開口マス
クの形成を示す。
【図９】バイポーラ回路素子のベース及びエミッタの形
成を示す。
成を示す。
【図１０】そこへの接続用のベースエッジを形成するた
めのエッチング工程を示す。
めのエッチング工程を示す。
【図１１】コンタクト開口の形成を示す。
【図１２】ケイ化物の形成及び実質的に完成されたデバ
イスを示す。
イスを示す。
１０ 基板
１２ トレンチ構造
１８ サブコレクタ構造
５２ ポリシリコンゲート電極
８２ テトラエチルオルトシレイケート（ＴＥＯ
Ｓ）層 ８３ シリコン窒化物層 ９５ エミッタポリシリコン層 ９８ ベース接続領域
Ｓ）層 ８３ シリコン窒化物層 ９５ エミッタポリシリコン層 ９８ ベース接続領域
Claims (11)
- 【請求項１】 ＣＭＯＳ及びバイポーラテクノロジー
双方に従って形成される回路素子を含む集積回路デバイ
スを製造するためのプロセスであって、前記ＣＭＯＳ及
び前記バイポーラテクノロジー双方に従って回路素子の
一部を同時形成する工程と、前記バイポーラテクノロジ
ーに従って前記回路素子をマスキングし、前記ＣＭＯＳ
テクノロジーに従って前記回路素子を部分的に完成する
工程と、前記ＣＭＯＳテクノロジーに従って前記回路素
子をマスキングし、前記バイポーラテクノロジーに従っ
て前記回路素子を完成する工程と、前記ＣＭＯＳテクノ
ロジーに従って前記回路素子を完成する工程と、を含む
集積回路デバイスの製造プロセス。 - 【請求項２】 ＣＭＯＳ及びバイポーラテクノロジー
双方に従って形成される回路素子を含む集積回路デバイ
スを製造するためのプロセスであって、前記ＣＭＯＳ及
び前記バイポーラテクノロジー双方に従って回路素子の
一部を同時形成する工程と、前記バイポーラテクノロジ
ーに従って前記回路素子をマスキングし、前記ＣＭＯＳ
テクノロジーに従って前記回路素子を部分的に完成する
工程と、前記ＣＭＯＳテクノロジーに従って前記回路素
子をマスキングし、前記バイポーラテクノロジーに従っ
て前記回路素子を部分的に完成する工程と、前記ＣＭＯ
Ｓ及び前記バイポーラテクノロジー双方に従って回路素
子の一部を更に同時形成する工程と、前記ＣＭＯＳテク
ノロジーに従って前記回路素子を完成する工程と、を含
む集積回路デバイスの製造プロセス。 - 【請求項３】 前記バイポーラテクノロジーに従って
前記回路素子をマスキングし前記ＣＭＯＳテクノロジー
に従って前記回路素子を部分的に完成する前記工程は、
自己整合プロセスを用いて回路素子の一部を形成するこ
とを含む請求項２記載の集積回路デバイスの製造プロセ
ス。 - 【請求項４】 前記ＣＭＯＳテクノロジーに従って前
記回路素子をマスキングし前記バイポーラテクノロジー
に従って前記回路素子を部分的に完成する前記工程は、
自己整合プロセスを用いて回路素子の一部を形成するこ
とを含む請求項２記載の集積回路デバイスの製造プロセ
ス。 - 【請求項５】 前記ＣＭＯＳ及び前記バイポーラテク
ノロジー双方に従って回路素子の更に一部を同時形成す
る前記工程は、自己整合プロセスを用いて回路素子の一
部を形成することを含む請求項２記載の集積回路デバイ
スの製造プロセス。 - 【請求項６】 第１の導電型の不純物を注入し、前記
第１の導電型の前記不純物を拡散させ、第２の導電型の
不純物を注入し、前記第１及び第２の導電型の前記不純
物を拡散させることによって、前記ＣＭＯＳテクノロジ
ーに従って形成された前記回路素子のソース及びドレイ
ン領域を形成する工程を更に含む請求項１記載の集積回
路デバイスの製造プロセス。 - 【請求項７】 絶縁トレンチ構造を含む基板の、前記
絶縁トレンチ構造と前記ＣＭＯＳテクノロジーに従って
形成される前記回路素子の１つが形成されるべき基板の
領域との間の領域以外の全部分をマスキングする工程と
、前記基板と反対の導電性を有する不純物を注入するこ
とによって前記マスクを介してチャネルストップ領域を
形成する工程と、を更に含む請求項１記載の集積回路デ
バイスの製造プロセス。 - 【請求項８】 前記バイポーラテクノロジーに従って
形成された前記回路素子のエミッタ及びベースの少なく
とも１つで形成する連続層からエミッタ接続及びベース
接続の少なくとも１つの範囲を画定する工程を更に含み
、更に、前記トランジスタの付近にマスクを適用し、前
記連続層のマスキングされていない領域をエッチングす
る工程を含む請求項１記載の集積回路デバイスの製造プ
ロセス。 - 【請求項９】 前記バイポーラテクノロジーに従って
形成された複数の前記デバイスのベース領域を形成する
ポリシリコン層に不純物を注入する工程を更に含む請求
項１記載の集積回路デバイスの製造プロセス。 - 【請求項１０】 前記バイポーラテクノロジーに従っ
て形成された回路素子のベース領域を形成する工程を更
に含み、ベース領域を形成する前記工程は、所定の位置
で基板と接触する大量にドープされた半導体材料の層と
してベース接続領域を形成する工程と、前記大量にドー
プされた半導体材料層から前記基板の前記所定領域内へ
前記不純物を拡散させることによって外因性ベース領域
を形成する工程と、前記所定の領域に隣接する前記基板
の領域内へ不純物を注入して真性ベースを形成する工程
と、前記真性ベースが前記外因性ベースと接触するまで
前記不純物を更に拡散させるために前記基板をアニーリ
ングする工程と、を含む請求項１記載の集積回路デバイ
スの製造プロセス。 - 【請求項１１】 前記集積回路は、露出シリコン表面
としてその上に形成された前記回路素子への幾つかの接
続を有し、前記集積回路の選択された領域をマスキング
する工程と、シリコン表面の他の部分を露出させるため
に接続開口を形成する工程と、前記マスクを除去する工
程と、露出されたシリコン表面全体に金属ケイ化物を同
時に付着させる工程と、を含む請求項１記載の集積回路
デバイスの製造プロセス。
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|---|---|---|---|
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