JPH03106127A - 可変長符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１既　　要） 可変長符号化回路に関し、 符号語をすき間無く詰め込く処理時間を短縮することを
目的とし、 所定のビット数間隔の位置に各々の先頭ビットが位置し
、各々符号長の異なる複数の符号語データの間をすき間
無く詰めて伝送するための可変長符号化回路において、
下位シフタ手段と、上位シフタ手段と、オア手段と、セ
レクタ手段と、データレジスタ手段と、符号長累算手段
と、出力レジスタ手段とを有してなり、前記符号長累算
手段は、前記各々の符号語データの符号長を累算して、
処理済の符号語データの最後のビットに続く位置まで次
の未処理の有効データの開始位置をシフトするに要する
シフト数ｊを求め、且つ、前記符号長の和が前記所定の
ビット間隔を超える桁上がりを検出し、前記下位シフタ
手段は、前記所定のビット数間隔の位置に各々の先頭ビ
ットが位置し、各々符号長の異なる複数の符号語データ
を入力して、前記シフト数に等しいビット数だけ下位に
シフトし、前記上位シフタ手段は、前記所定のビット数
間隔の位置に各々の先頭ビットが位置し、各々符号長の
異なる複数の符号語データを入力して、前記所定のビッ
ト数と前記シフト数との差に等しいビット数だけ上位に
シフトし、前記オア手段は、前記下位シフタ手段の出力
と前記データレジスタ手段の出力とにおける各ビントの
論理和を出力し、前記セレクタ手段は、前記桁上がり時
には上位シフタ手段の出力を選択して出力し、その他の
ときは前記オア手段の出力を選択して出力し、前記デー
タレジスタ手段は、前記セレクタ手段の出力を、前記符
号語データの入力に対応するタイミングでラッチし、前
記出力レジスタ手段は、前記桁上がり時には前記ＯＲ手
段の出力内容を出力するように構或する。

〔産業上の利用分野〕

本発明は、可変長符号化回路に関する。

一般に、可変長符号化を行なうシステムにおいては、一
定のビット数（例えば、１バイト）の長さの中に、それ
ぞれデータ長の異なる有効なデータのみが、すき間無く
詰め込まれて伝送される。

受信側においては、この詰め込まれて伝送された各々の
データの先頭が、該一定のビット数の間隔になるように
シフトし、開いたビットにはダミーを入れることにより
復号化を行なっている。

従来、このような可変長符号化を行なう可変長符号化回
路に対しても、送信側の他の構或に対すると同様に、遅
延時間の短縮化の要求がある。

〔従来の技術および発明が解決しようとする課題〕第６
図は、従来の可変長符号化回路の概略構成を示す図であ
る。

第６図において、６ｌはクロック発生回路、６２はパラ
レル・シリアル変換回路、そして、６３はメモリである
。

パラレル・シリアル変換回路６２には、可変長符号化部
より所定長のパラレルに符号語データが入力され、クロ
ック発生回路６１には可変長符号化部より符号長データ
が与えられる。クロック発生回路６１は、該符号長の数
だけ、クロックを発生ずる。これに応じて、該パラレル
・シリアル変換回路からは、該クロックの数だけのビッ
トがシリアルに出力されてメモリ６３に書き込まれる。

こうして、シフト処理が終了すると、クロック発生回路
６ｌは可変長符号化部に対してＲＥＡＤＹ信号を出力す
ると、次の符号語および符号長データがパラレル・シリ
アル変換回路６２およびクロック発生回路６１に与えら
れる。

しかしながら、上記の構戒によると、符号長を入力し、
クロックを生威し、データをシフトしてしりするまでに
時間がかかるという問題があった。

また、伝送路の伝送レートが高くなると、この待ち時間
がネックとなり、これを克服するためには、内部クロッ
クを高くする必要があるが、これには限度がある。

本発明は、上記の問題点に鑑み、なされたもので、符号
語をすき間無く詰め込く処理時間を短縮する可変長符号
化回路を提供することを目的とするものである。

〔課題を解決するための手段］ 第ｌ図は、本発明による可変長符号化回路の基本構成を
示すものである。

本発明の可変長符号化回路は、所定のビット数間隔の位
置に各々の先頭ビットが位置し、各々符号長の異なる複
数の符号語データの間をすき間無く詰めて伝送するため
のものであって、第１図に示されるように、下位シフタ
手段２ｌと、上位シフタ手段２２と、オア手段２３と、
セレクタ手段２４と、データレジスタ手段２５と、符号
長累算手段２６と、出力レジスタ手段２９とを有してな
る。

前記符号長累算手段２６は、前記各々の符号語データの
符号長を累算して、処理済の符号語データの最後のビッ
トに続く位置まで次の未処理の有効データの開始位置を
シフトするに要するシフト数ｊを求め、且つ、前記符号
長の和が前記所定のビット間隔を超える桁上がりを検出
する。

前記下位シフタ手段２１は、前記所定のビット数間隔の
位置に各々の先頭ビットが位置し、各々符号長の異なる
複数の符号語データを入力して、前記シフト数に等しい
ビット数だけ下位にシフトする。

前記上位シフタ手段２２は、前記所定のビット数間隔の
位置に各々の先頭ビットが位置し、各ｈ符号長の異なる
複数の符号語データを入力して、前記所定のビット数と
前記シフト数との差に等しいビット数だけ上位にシフト
する。

前記オア手段２３は、前記下位シフタ手段２１の出力と
前記データレジスタ手段２５の出力とにおける各ビット
の論理和を出力する。

前記セレクタ手段２４は、前記桁上がり時には上位シフ
タ手段２２の出力を選択して出力し、その他のときは前
記オア手段２３の出力を選択して出力する。

前記データレジスタ手段２５は、前記セレクタ手段２４
の出力を、前記符号語データの入力に対応するタイミン
グでラッチする。

前記出力レジスタ手段２９は、前記桁上がり時には前記
ＯＲ手段２３の出力内容を出力する。

〔作　用〕

符号長累算手段２６の初期値はＯであるので、下位シフ
タ手段２１におけるビットシフト数はＯであり、上位シ
フト手段２２におけるビットシフト数は（所定のビット
数＞　−０＝　＜所定のビット数）である。したがって
、最初の入力データに対する下位シフト手段２１の出力
は、入力された、符号語から始まる（所定のビット数）
ビットそのものであり、上位シフタ手段２２の出力の（
所定のビット数）ビットは全てＯとなる。

データレジスタ手段２５の初期値も０であるとすると、
オア手段２３の出力は、下位シフタ手段２ｌの出力その
ものとなる。

もし、未だ、桁上がりがないとすると、セレク夕手段２
４はオア手段２３の出力を選択し、次の符号語から始ま
る（所定のビット数）のパラレルデータを入力するタイ
ミングで、該セレクタ手段２４の出力はデータレジスタ
手段２５にラッチされる。

上記の次の符号語は、下位シフタ手段２ｌにおいて、前
記符号長累算手段２６の出ノノ（このときは上記の最初
の符号語の符号長）が示すビット数（シフト数）だけ下
位にシフトされ、上位シフタ手段２２において、（所定
のビッｌ・数）＝（シフト数）だけ上位にシフトされる
。

したがって、オア手段２３においては、一ヒ記の下位シ
フタ手段２１の出力は、該データレジスタ手段２５の出
力に詰め込まれている有効なデータ（符号語）の最後の
ビットの次のビットの位置から挿入されることになる。

以後、下位シフタ手段２１オア手段２３、セＬ／クタ手
段２４、およびデータレジスタ手段２５のループにおい
て、新しく入力された符号語を順に詰め込んで、詰め込
んだビット数が、前記（所定のビット数）に達すると、
前記符号長加算手段２６において桁上がりとして検出さ
れ、出力レジスタ手段２９は、オア手段２３の出力（上
記の（所定のビット数）一杯に符号語のビットを詰め込
まれた出力）をラッチして出力する。

また、上記の桁上がりに対応して、セレクタ手段２４は
上位シフタ手段２２の出力を選択する。

このとき、該上位シフタ手段２２の出力には、上記の桁
上がりに到らしめた最後の符号語の詰め残しのビットが
先頭の位置から詰め込まれている。

こうして、次の桁上がりが発生するまで、再び、以後の
符号語が上記のループにおいて順に詰め込まれる。

上記の構成によれば、■クロック毎にｌ符号語の詰め込
みの処理が行い得る。したがって、ｌクロック毎に符号
語の１ビットの処理しか行い得なかった従来の第６図の
構成と比較して、符号語の詰め込みの処理時間が短縮さ
れる。

〔実施例〕

第２図は、本発明の可変長符号化回路の実施例の構或を
示すものである。

第２図の可変長符号化回路は、所定のビット数（例えば
、１バイト）間隔の位置に各々の先頭ビットが位置し、
各々符号長の異なる複数の有効データの間をすき間無く
詰めて出力するように変換するものである。

第２図において、１．５，７．９および１５はレジスタ
、６は加算回路、１０はＡＮＤ回路、１１は下位シフタ
、１２は上位シフタ、ｌ３はＯＲ回路、そして、工４は
セレクタである。

レジスタｌには、可変長符号化される前の、それぞれ異
なる符号長の有効データを含む１バイト単位のデータが
、その符号長と共に、システムクロックＣＬＫの立ち上
がりのタイξングで入力され、これらのデータおよび符
号長はレジスタ１の出力側に現れる。ここで、上記有効
データは、上記各バイトの先頭ビットから上記符号長に
相当するビットまでに存在するものとする。

加算回路６およびレジスタ７は、前記各々のデータの符
号長を順次加算して、処理済の有効データの最後のビッ
トに続く位置まで次の未処理の有効データの開始位置を
シフトするに要するシフト数ｊを求め、拝つ、前記符号
長の和が前記所定のビット間隔を超える桁上がりを検出
する。

Ｄフリップ・フロップ回路９およびＡＮＤ回路１０は、
前記符号長の和が前記所定のビット間隔を超える毎に、
すなわち、桁上がりを検出する毎に、新たな前記所定の
ビット数の符号化されたデータを出力するタイミングを
与える出力クロックを発生してレジスタ５に供給する。

レジスタｌは、前記システムクロックＣＬＫの立ち上が
りのタイξング毎に、新たな前記所定のビット数（１バ
イト）のデータ、および、その符号長を入力、保持する
。

下位シフタｌ１は、前記レジスタ７の出力である３ビン
トのシフト数を制御信号として受け、前記レジスタ１の
出力の１バイト単位の可変長符号化前のデータを入力し
て、該シフト数だけ下位へシフトする。

他方、上位シフタ１２は、同じく前記レジスタ７の出力
である３ビットのシフト数を制御信号として受け、前記
レジスタ１の出力の１バイト単位の可変長符号化前のデ
ータを入力して、（８−シフト数）だけ上位ヘシフトす
る。

下位シフタの処理は、既に可変長符号化の処理済のデー
タ（すなわち、すき間無く詰められたデータ）の最後の
ビントの次のピントの位置まで、次の未処理バイトの先
頭のビットを下位ヘシフトすることに対応する。

また、上位シフタ１２の処理は、上記未処理バイトのデ
ータの下位シフトによって、該未処理バイトに含まれて
いた有効データの全符号長が上記すき間無く詰められた
データの最後のビットの次のビットからそのバイトの最
後のビットまでの区間に収まり切らなかったときに、該
有効データの残りのビットが、次の符Ｓ化データのパイ
１・の先頭からの位置に来るように、上記下位シフトに
よって前の符号化データのバイトの最後の部分に詰め込
まれた（８−シフト数）ビット分、元の有効データを上
位ヘシフトするものである。

上記上位シフタ１２の出力は、セレクタ１４の一方の８
ビット入力（第８図ではＢで示される）として印加され
るが、該セレクタ１４には、前記加算回路６が出力する
桁上がり信号が制御信号として印加されており、上記の
未処理バイトに含まれていた有効データの全符号長が上
記すき間無く詰められたデータの最後のビットの次のビ
ットからそのバイトの最後のビットまでの区間に収まり
切らなかったときには、上記桁上がり信号がＨとなるこ
とにより、該セレクタｌ４においては、上記上位シフタ
ｌ２の出力が選択される。

上記セレクタ１４の出力は、前記システム第９図ＣＬＫ
の立ち上がりのタイ≧ングで一旦、レジスタ１５にラッ
チされ、該レジスタｌ５の出力はＯＲ回路ｌ３の一方の
８ビット入力となる。該ＯＲ回路１３の他方の８ビット
入力としては前記下位シフタ１１の出力が印加される。

ここで、該ＯＲ回路ｌ３は、上記各ビットに対応して設
けられた８個の２入力ＯＲ回路からなるものである。

上記ＯＲ回路１３の出力は、前記セレクタ１４の他方の
８ビット入力（第２図ではＡで示される）として印加さ
れる他、レジスタ５に印加される。

前記の未処理バイトに含まれていた有効データの全符号
長が前記すき間無く詰められたデータの最後のビットの
次のビットからそのバイトの最後のビットより前のビッ
トまでの区間に収まり切ったときには、上記桁上がり信
号は１−　（無効）となることにより、３亥セレクタ１
４においては、」二記下位シフタ１ｌの出力が選択され
る。

このときのセレクタｌ４の出力もまた、レジスタｌ５に
ラッチされた後ＯＲ回路ｌ３の前記一方の入力となる。

こうして、１バイト分のデータが詰め込まれるまでは、
上記ＯＲ回路ｌ３、セレクタ１４、およびレジスタ１５
のループを回る毎に、次の未処理バイトに含まれていた
有効データが次々と該１ハイトに詰め込まれる。

前述のように、ＯＲ回路１３の出力は、上記の処理の間
、常にレジスタ５に印加されており、前記次の未処理バ
イトに含まれていた有効データの全符号長が上記すき間
無く詰められたデータの最後のビットの次のビットから
そのバイトの最後のビットまでの区間に収まり切らなか
ったときには上記桁上がり信号が１１となることにより
、次のシステムクロックＣＬＫの立ち上がるタイミング
で有効データがすき間無く詰められたｌバイトが上記Ｏ
Ｒ回路１３の出力としてレジスタ５にラッチされる。

なお、上記有効データがすき間無く詰められたｉハイト
が丁度最後の有効データの最後のビットで収まり切った
ときにも、上記の場合と同様に、上記桁上がり信号がＦ
Ｉとなることにより、次のシステムクロックＣＬＫの立
ち上がるタイミングで有効データがすき間無く詰められ
たｉバイトが上記ＯＲ回路ｌ３の出力としてレジスタ５
にラッヂされる。そして、このとき、上記最後の有効デ
ータの最後のビットで収まり切ったことにより、上位シ
フタｌ２の出力も、次の有効データの先頭ビットから始
まる。また、このとき、レジスタ７の出力がＯとなるの
で、該上位シフタ１２の出力はセレクタｌ４を介してレ
ジスタ１５にセットされ、上述の処理を続ける。

ここで、上記の下位シフタ１１および上位シフタｌ２は
、それぞれ、第３Ａ図および第３Ｂ図に示されている。

第３Ａ図および第３Ｂ図に使用されているビソトシフタ
は、第４図に示されるような入出力関係を有している。

第４図に示すビノトシフタ（例えば、タイプ３５０）は
、７ビットの入力のうち連続する４ビ・ットの入力を、
それぞれ２ビットの制御信号に応して出力するものであ
る。

第３Ａ図に示される下位シフタ１ｌは、ビットシフタ３
ｌ、３２、および３３、パラレルを４ビット入力に対す
るＡＮＤゲート３４、そして、インバータ３５からなる
。

第２図のレジスタ１の出力Ｓ１の下位７ビットはビット
シフタ３２の７ビット入力端子に印加され、第２図のレ
ジスタ１の出力ＳＬの上位４ビットはビットシフタ３１
および３３の上位４ビットの入力端子に印加される。ビ
ットシフタ３１および３３の下位３ビットの入力端子は
接地される。

第３Ａ図においては、下位ビットは上側に上位ビットが
下側になるような順序に示されている。

各ビットシフタ３１，３２．３３には３ビットＣｏ，Ｃ
Ｉ，Ｃ２からなるシフト数Ｓ４のうち下位２ビットＣｏ
，Ｃｌが制御入力として印加され、ビットシフタ３２．
３３の出力イ不一ブル端子ＯＥには上記のシフト数３４
の上位ビットＣ２が、そして、ビットシフタ３１の出力
イネーブル端子ＯＥには上記のシフト数３４の上位ビッ
トＣ２をインバータ３５により反転したものが印加され
る。

したがって、ビットシフタ３１はシフト数が４〜７ビッ
トのとき動作し、ビットシフタ３２および３３はシフト
数が０〜３ビットのとき動作する。

ビットシフタ３ｌの４ビットの出力とビットシフタ３２
の４ビットの出力とはワイアドＯＲ接続されて下位シフ
タ１１の出力Ｓ６の下位４ビットとなり、ビットシフタ
３３の４ビットの出力は上記のインバータ３５の出力を
制御信号とする４ビットのＡＮＤゲート３４を介して、
下位シフタ１１の出力Ｓ６の上位４ビットとなる。

シフト数が０〜３ビットのとき、例えば、シフト数が２
のときは、ビットシフタ３２からは、その入力の７ビッ
トを２ビット下位ヘシフトした第３．４．５および６ビ
ットが出力され、ビットシフタ３３からは、その入力の
７ビットを２ビット下位ヘシフトした第７および８ビッ
トと、接地レベルの２ビットが出力される。

シフト数がＯ〜３ビットのとき、ＡＮＤゲート３４は導
通状態であるので、下位シフタ１１の出力Ｓ６としては
、上記のビットシフタ３２および３３からの出力（Ｓｔ
の第３．４．５および６ビット、第７および８ビットと
、接地レベルの２ビット）が出力される。

シフト数が４〜７ビットのとき、例えば、シフト数が６
のときは、ビットシフタ３１からは、その入力の７ビッ
トを２ビット下位ヘシフトした第７および８ビットが出
力される。

シフト数が４〜７ビットのとき、ＡＮＤゲート３４の出
力は常時０であるので、下位シフタ１ｌの出力Ｓ６とし
ては、上記のビットシフタ３１からの出力およびＡＮＤ
ゲート３４からのＯ出力の（Ｓｔの第７および８ビット
と、接地レベルの６ビット）が出力される。

第３Ｂ図に示される上位シフタ１２は、ビットシフタ３
６、３７、および３８、パラレルを４ビット入力に対す
るＡＮＤゲート３９、そして、インバータ４０からなる
。

第２図のレジスタ１の出力Ｓｔの下位７ビットはビット
シフタ３７の７ビット入力端子に印加され、第２図のレ
ジスタ１の出力Ｓ１の下位３ビットはビットシフタ３６
および３８の上位３ビットの入力端子に印加される。ビ
ットシフタ３６および３８の下位４ビットの入力端子は
接地される。

第３Ａ図においては、上位ビットは上側に下位ビットが
下側になるような順序に示されている。

各ビットシフタ３６，３７．３８には（８−シフト数３
４）の３ビットＣｏ’，ＣＩ’．Ｃ２’のうち下位２ビ
ッ｝Ｃｏ’，ＣＩ’が制御入力として印加され、ビット
シフタ３７．３８の出力イネーブル端子ＯＥには上記の
（８−シフト数３４）の上位ビットＣ２’が、そして、
ビットシフタ３６の出力イネーブル端子ＯＥには上記の
上位ビット０２′をインバータ４０により反転したもの
が印加される． したがって、ビットシフタ３６はシフト数Ｓ４がＯ〜３
ビットのとき（（８−シフト数３４）が５〜８ビットの
とき）動作し、ビットシフク３７および３８はシフト数
３４が４〜７ビットのとき（（８−シフト数３４）が１
〜４ビットのとき）動作する。

ビットシフタ３６の４ビットの出力とビットシフタ３７
の４ビットの出力とはワイアドＯＲ接続されて上位シフ
タ１２の出力Ｓ７の上位４ビットとなり、ビットシフタ
３８の４ビットの出力は上記のインバータ４０の出力を
制御信号とする４ビットのＡＮＤゲート３つを介して、
上位シフタｌ２の出力Ｓ７の下位４ビットとなる。

シフト数３４が４〜７ビットのとき（（８−シフト数３
４）が１〜４ビットのとき）、例えば、シフト数３４が
６のときは、（８−６）＝２であるので、ビットシフタ
３７からは、その入力の７ビットを２ビット上位ヘシフ
トした第５．４．３および２ビットが出力され、ビット
シフタ３８からは、その入力の７ビットを２ビット上位
ヘシフトした第１ビットと、接地レベルの３ビットが出
力される。

シフト数８４が４〜７ビットのとき、ＡＮＤゲート３９
は導通状態であるので、上位シフタｌ２の出力Ｓ７とし
ては、上記のビットシフタ３７および３８からの出力（
Ｓｔの第５．４．３および２ビット、第１ビットと、接
地レベルの３ビット）が出力される。

シフト数Ｓ４がＯ〜３ビットのとき、例えば、シフト数
が２のときは、ビットシフタ３６からは、その入力の７
ビットを２ビット上位ヘシフトした第１ビットが出力さ
れる。

シフト数がＯ〜３ビットのとき、ＡＮＤゲート３９の出
力は常時Ｏであるので、（８−２）＝６であるので、上
位シフタｌ２の出力Ｓ７としては、上記のビットシフタ
３６からの出力およびＡＮＤゲート３９からのＯ出力（
Ｓｌの第１ビットと、接地レベルの７ビット）が出力さ
れる。

以下においては、前述の第２図の構戒の動作のタイミン
グを示す第５図を用いて、第２図の構或の可変長符号化
回路の動作を説明する。

第５図において、Ｓ１は入力データ（符号語レジスタｌ
の出力）、Ｓ２は符号長、Ｓ３は加算回路６の出力、Ｓ
４はシフト数ｊ，Ｓ５は桁上がり信号、Ｓ６は下位シフ
タ１１の出力、Ｓ７は上位シフタ１２の出力、Ｓ８はレ
ジスタ１５の出力、Ｓ９はＯＲ回路１３の出力、そして
、Ｓ１０はレジスタ５の出力、すなわち、第２図の可変
長符号化回路の出力である。

第５図において、■、■、■、・・・■は、それぞれ、
１バイトの単位長の中に含まれて入力される有効データ
を示す。

先ず、第２図のＤフリップ・フロップ回路９およびＡＮ
Ｄ回路ＩＯの構戒により、出力クロックＴＣＬＫは、第
２図の信号Ｓ５が桁上げ状態を示すＬレベルのときのシ
ステムクロックＣＬＫの立ち下がりのタイミング（前記
第２のタイミングに対応する）に立ち上がる。

そして、出力クロックＴ”　Ｃ　Ｌ　Ｋの立ち上がるタ
イξングで、新たな１バイトの受信データＳ１がレジス
タ１に読み込まれ、同時に、下位シフタｌｌの出力Ｓ６
および上位シフタ１２の出力Ｓ７が更新される。

第５図の時刻ｔ１においては、桁上がりはないので、レ
ジスタ１の出力（入カデータ）Ｓ１がシフト回路２に入
力され、このときデータ■の符号長は８であるので、加
算回路６の出力はＯ、レジスタ７の初期値もＯ、そして
、桁上がり信号は有効（Ｈ）となるので、レジスタ７の
３ビット出力Ａ，Ｂ，Ｃ、からなる制御信号（セレクト
信号）は時刻ｔ１より（Ａ，Ｂ，Ｃ）＝　（０００）と
なる。該セレクト信号（０）は下位シフタｌ１および上
位シフタ１２に制御信号として印加されて、下位シフタ
ｌ１の８ビットの入力データは、０ビットシフトされ（
Ｓ６）、上位シフタ１２の８ビットの入力データは、（
８−０）ビットシフトされる（Ｓ７）， レジスタ１５の初期値を０とすると、ＯＲ回路１３の出
力Ｓ９は、このときは、下位シフタｔ１の出力Ｓ６に等
しくなる。

桁上がり信号はセレクタｌ４に制御信号として印加され
て上位シフタ１２の出力を選択させる（セレクタ１４の
出力は次のシステムクロックの立ち上がりのタイミング
ｔ，でレジスタ１５にラッチされ、ＯＲ回路ｌ３の一方
の入力となるが、このときは、上位シフタｌ２の出力は
Ｏであるので、タイミングｔ，でレジスタ１５にラッチ
され、ＯＲ回路１３に印加される値もＯである）。

一方で、桁上がり信号は次のシステムクロックの立ち下
がるタイξングｔ２でレジスタ９にラッチされる。

上記時刻ｔ，には、次の未処理データ■（符号長４〉が
レジスタ１より出力されるが、依然レジスタ７の出力は
０であるので、下位シフタｌ１の８ビットの入力データ
は、０ビットシフトされ（Ｓ６）、上位シフタ１２の８
ビットの入力データは、（８−０）ピットシフトされる
（Ｓ７）。

上記の下位シフタ１１の出力と先に述べたレジスタｌ５
の出力とがＯＲ回路１３に印加されて、ＯＲ回路ｌ３の
出力は第５図のＳ９のようになる。

上記のタイミングｔ３には、桁上がりがないので、レジ
スタ９の出力はＬとなり、ＡＮＤ回路１０の出力はＬの
ままであるので、レジスタ５にはクロックの立ち上がり
が印加されず、出力データＳ１０は更新されない。

時刻ｔ，でデータ■（符号長６）がレジスタｌより出力
される。このとき、レジスタ７の出力は、前のデータ■
の符号長４を加算したことにより、４となっており、４
＋６＝２　（ＭＯＤ８）により桁上がり信号はＨとなり
、また、時刻（，より下位シフタ１ｌおよび上位シフタ
１２に与えられる制御信号は（Ａ，Ｂ，Ｃ）＝　（０　
１　１）となり、下位シフタ１１の入力データ■は下に
４ビットシフトされ、上位シフタ１２の人カデータも上
位に（８−４）ビットシフトされる。

上記の下位シフタ１１の出力と先に述べたレジスタ１５
の出力とがＯＲ回路１３に印加されて、ＯＲ回路１３の
出力は第５図の３９のようになる。

なお、前記の桁上がりに応じて桁上がり信号がＨとなっ
てＤフリップ・フロップ回路９の出力は次のシステムク
ロックの立ち下がるタイミングＬ６で立ち上がり、ＡＮ
Ｄ回路１０の一方の入力として印加される。そして、次
のシステムクロックの立ち下がるタイミングｔ７で該Ａ
ＮＤ回路ＩＯの出力は立ち上がり、これに応して、レジ
スタ５は入力側に印加されていたｌバイトのデータ（デ
ータ■と、データ■の先頭部分）をラッチする。

以下、同様にして、レジスタ５からは、システムクロッ
ク立ち上がるタイ旦ング毎に、有効データの，■．■，
・・・をすき間無く詰め込んだデータが１バイト単位で
出力される。

〔発明の効果〕

本発明の可変長符号化回路によれば、符号語をすき間無
く詰め込く処理時間を短縮することができる。

【図面の簡単な説明】

第ｌ図は本発明による可変長符号化回路の基木構或図、 第２図は、本発明の可変長符号化回路の実施例の構威図
、 第３Ａ図および第３Ｂ図は、それぞれ、第２図の下位シ
フタ１ｌおよび上位シフタ１２の構戒例を示す図、 第４図は、従来のシフト回路に用いられたビットシフタ
の動作を示す図、 第５図は、第２図の構成のタイミングの１例を示す図、
そして、 第６図は、従来の可変長符号化回路の構或を示す図であ
る。 〔符号の説明〕 １，５，７．１５・・・レジスタ、６・・・加算回路、
８．ｌ３・・・ＯＲ回路、９・・・Ｄフリップ・フロッ
プ回路、１０・・・ＡＮＤ回路、１１・・・下位シフタ
回路、１２・・・上位シフタ回路、３１〜３３．３６〜
３８−ビットシフタ、３　４．３　９−ＡＮＤゲート、
３５，４０−　インバータ。

Claims (1)

1. 【特許請求の範囲】 １、所定のビット数間隔の位置に各々の先頭ビットが位
   置し、各々符号長の異なる複数の符号語データの間をす
   き間無く詰めて伝送するための可変長符号化回路におい
   て、 下位シフタ手段（２１）と、上位シフタ手段（２２）と
   、オア手段（２３）と、セレクタ手段（２４）と、デー
   タレジスタ手段（２５）と、符号長累算手段（２６）と
   、出力レジスタ手段（２９）とを有してなり、 前記符号長累算手段（２６）は、前記各々の符号語デー
   タの符号長を累算して、処理済の符号語データの最後の
   ビットに続く位置まで次の未処理の有効データの開始位
   置をシフトするに要するシフト数ｊを求め、且つ、前記
   符号長の和が前記所定のビット間隔を超える桁上がりを
   検出し、前記下位シフタ手段（２１）は、前記所定のビ
   ット数間隔の位置に各々の先頭ビットが位置し、各々符
   号長の異なる複数の符号語データを入力して、前記シフ
   ト数に等しいビット数だけ下位にシフトし、 前記上位シフタ手段（２２）は、前記所定のビット数間
   隔の位置に各々の先頭ビットが位置し、各々符号長の異
   なる複数の符号語データを入力して、前記所定のビット
   数と前記シフト数との差に等しいビット数だけ上位にシ
   フトし、 前記オア手段（２３）は、前記下位シフタ手段（２１）
   の出力と前記データレジスタ手段（２５）の出力とにお
   ける各ビットの論理和を出力し、前記セレクタ手段（２
   ４）は、前記桁上がり時には上位シフタ手段（２２）の
   出力を選択して出力し、その他のときは前記オア手段（
   ２３）の出力を選択して出力し、 前記データレジスタ手段（２５）は、前記セレクタ手段
   （２４）の出力を、前記符号語データの入力に対応する
   タイミングでラッチし、 前記出力レジスタ手段（２９）は、前記桁上がり時には
   前記ＯＲ手段（２３）の出力内容を出力することを特徴
   とする可変長符号化回路。