JPS6064573A - 画信号縮小方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えば、ファクシミリ装置等の光電変換部
で得られる画信号を縮小する際に用いられる画信号縮小
方式に関するものである。

〔発明の技術的背景〕

従来の斯種画信号縮小方式は、予めＡビットのアドレス
に応じてＢビットの縮小用のデータが格納されたメモリ
を用意し、２値の画信号をアドレスとして上記メモリへ
入力し、このメモリから出力されるＢビットのデータを
縮小画信号として用いるものであった。

例えば、３ビツトの両信号を２ビツトに縮小する場合に
は、第１表のように、ａ行乃至り行に示すアドレスに夫
々対応したデータが格納された３ビ、ト入力２ビット出
力のメモリを用いる。

第１表 この第１表において、Ｒ＠＠は、０行とｆ行とのアドレ
スに対しては、同表のデータ枦のデータに代えて、同表
のＲ欄に示されるデータが格納されたメモリを用いても
良いことを示す。

ここで、第１表のようにアドレスとデータとが対応づけ
られたメモリを用いて、第２表のＰ梗のｉ行乃至１行に
示される９ビ、トの画信号を縮小すると、当該９ビツト
の画信号１１Ｆ２表Ｑ祠のｉ行乃至１行に示される６ビ
ツトの両信号に縮小される。

〔背景技術の問題点〕

この第２表のＰｓＯ１行、ｊ行に示される９ビ、トの画
信号では、夫々白（０）ビットから黒（１）ビ。

トへの変化、または、黒（１）ビットから白（０）ビッ
トへの変化が、Ｑ欄のｉ行、ｊ行に示される６ビツトの
画信号へ縮小されても残っている。

しかしながら、Ｐｓのに行、１行に示される９ビツトの
両信号が、Ｑ欄のに行、１行に示される６ビツトの画信
号へ縮小されると、Ｐ梱のに行、４行に示される９ビツ
トの画信号の先頭（第２表の左端）ビットから４ビツト
目の白（０）ビットが沖１除され、黒（１）ビットから
白（０）ビット、更に黒（１）ビットへと変化する画信
号の変化が残されなくなるという欠点があった。

〔発明の目的〕

本発明は、以上述べたような従来の画信号縮小方式の欠
点に鑑みなされたもので、その目的は、原画信号の黒（
１）ビットから白（０）ビットへの変化、または、白（
０）ビットから熊（１）ビットへの変化をできる限り残
すことができる画信号縮小方式ケ提供することである。

〔発明の概要〕

そこで、本発明では、シリアル入力された２値の画信号
をパラレルに変換しＡピット分を出力する直並列変換部
と、この直並列変換部から出力されるＡビットの画信号
をアドレスとして入力しこのアドレスに対応して予め格
納されたＢピットのデータを出力するメモリと、このメ
モリから出力されるデータを入力しシリアルに変換して
出力する並直列変換部と、上記メモリから出力されるデ
ータを上記並直列変換部ヘロードするタイミングと、こ
の並直列変換部へロードさ牲たデータをこの並直列変換
部から出力するタイミングと、この並直列変換部から出
力されたデータを画信号として読み出すタイミングとを
制御するタイミング制御部とを具俯し、Ａ−１ビツト以
下の画信号が上記直並列変換部へ順次入力される毎に、
上記ロードのタイミングを指示するロード信号を上記並
直列変換部へ与えることにより、Ａ−１ビツト以下の両
信号ヶ１その前後の少なくとも一方の１ビツトを参照し
てＢビ、トに縮小するようにし、上記目的を達成した。

〔発明の実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は、本発明の方式を採用した画信号縮小装置のブ
ロック図である。同図において、１は直並列変換部たる
シフトレジスタである。このシフトレジスタ１は、８段
のシフトレジスタで、ＳＩ端子から原画信号りがシリア
ルに入力さｆｌ、ＣＫ端子に与えられる読取りロックＥ
のパルスの立上りに同期して、画信号を１ビツトづつシ
フトする。

このシフトレジスタ１の各段の出力は、ＲＯＭ２のアド
レス端子ム〜Ａ７へ与えられている。このＲＯＭ２には
、与えられる８ビツトのアドレスに応じて、５ピツトの
データが格納されていて、与えられた８ビツトのアドレ
スに対応して５ビツトのデータを出力する。第３表に、
ＲＯＭ２のアドレスとデータとの対応関係を示す。

以下余白 この第３表に示されるようなアドレスとデータとが対応
づけられるＲＯＭ２は、次の点に注意して設計する。

■　アドレス端子Ａｖ＝　Ａｔの中央の６ビ、トのアド
レス端子へ１〜ＡｓＫ与えられる６ビツト画信号のパタ
ーンをできる限り忠実に残すようにして、６ビ、トの画
信号中の１ビツトの画信号を削除して、５ビ、トのデー
タとする。

■　アドレス端子Ａｏ”Ａｙの両端の１ビツトづつのア
ドレス端子Ａ、　、　Ａ、に寿えられる１ビツトづつの
画信号−即ち、縮小すべき画信号の前後の１ビツトの画
信号（この明細書において、画信号の前伊の１ビツトの
画信号と言った場合、一連の画信号中箱ｎビジト目から
第ｎ　−１−ｍビット目までを縮小するものとすれば、
前の１ビツトの画信号とは第ｎ−１ビツト目の両信号を
、後の１ビツトの画信号とは第ｎ　−４−ｍ　＋　１ビ
ツト目の画信号を夫々指すものとする。）−を考慮して
、原画信号における白（０）ビットから黒（１）ビット
への変化、またけ、黒（１）ビットから白（０）ビット
への変化を、できる限り残すようにする。例えば、第３
表中に示すように、アドレス端子Ａｏ〜Ａ７に力えられ
る両信号が（０００ｏｏ１６ｏ）と（０００００１０１
）であるとする。この両信号の中央の６ビツト（縮小さ
れるべき画信号）はともに、（００００１０）であるか
ら、上記■の注意だけを考慮すると、上記２例の画信号
を、例えば、同一の画信号（ｏｏｏｏｌ　）へ縮小して
も良い。しかし、上記■の注意をも考慮すると、画信号
（０００００１００）を画信号（００００１）へ縮小し
、画信号（ｏｏｏｏｏｔｏｌ）を画信号（０００１０）
へ縮小すべきである。このようにして、各アドレスに夫
々対応する６ビツトのデータを格納して、ＲＯＭ２を作
成する。

尚、例えば、縮小さｎるべき６ビツトの画信号が（０１
０１０１）のようであると、上記■の注意を考慮して縮
小することが不可能なことがある。

即ち、アドレス端子Ａｏ〜Ａｙに画信号（１０１０１０
１０）が与えられる場合である。この場合には、■の注
意を考慮して、該当アドレスに格納するデータを決定す
る。

このようにしてデータが格納さｎたＲＯＭ２の出力端子
Ｑｏ＝Ｑ４から出力されたデータは、並直列変換部たる
シフトレジスタ３ヘロードされる。このシフトレジスタ
３へ上ＦＲＯＭ２から出力されたデータをロードするタ
イミングと、このシフトレジスタ３にロードされたデー
タをシフトするタイミングは、タイミング制御部７が、
シフトレジスタ３へ考える。即ち、タイミング制御部７
から出力されるロード信号Ｇがアクティブ（ロウレベル
）とされて、シフトレジスタ３のロード端子ＬＯＡＤへ
到ると、ＲＯＭ２から出力されたデータがロードされる
。また、タイミング制御部７から出力されるシフトクロ
ックＣがシフトレジスタ３１７’）ＣＫ端子へ与えられ
、シフトクロックＣのパルスの立上りに同期して、シフ
トレジスタ３内のデータがシフトされる。

タイミング制御部７は、６進のカウンタ４と、第１の論
理ゲートたるナントゲート５と、卸、２の論理ゲートた
るオアゲート６とからなる。カウンタ４のＣＫ端子には
読取りロックＥが力えられ、カウンタ４は読取りロック
Ｅのパルスの立上りに同期してカウントアツプさｎる。

カウンタ４は、読取りロックＥのパルスが６個到来する
毎に、Ｃ’ＲＹ　りＲ子からキャリーＦをハイレベルと
して出力する。また、ナントゲート５には、カウンタ４
から出力されたキャリーＦと、腎をクロックＥとが入力
される。ナントゲート５の出力はロード信号Ｇとしてシ
フトレジスタ３のロー）”端子Ｌ　ＯＡ　Ｄに与えられ
る。更に、オアゲート６には、カウンタ４から出力され
たキャリーＦと、読取りロックＥが入力される。オアゲ
ート６の出力はシフトクロックＣとしてシフトレジスタ
３のＣＫ端子に与えら庇る。また、シフトレジスタ３の
ＳＯ端子から出力されるデータは縮小画信号Ｄ′として
、読み出し回路１０へ与えられる。読み出し回路１０は
、シフトクロックＣの立下りのタイミングで、シフトレ
ジスタ３のＳＯ端子から出力さ扛るデータを縮小両信号
Ｄ′として読み出す。

以上のように構成された画信号モｉｉ小装置の動作を、
第１図及び第２図を参１’Ｉ＠して説明する。

先ス、初１川状態において、シフトレジスタ１内１ｒｌ
：、オールゼロであり、第２川の＊ｆＪ７ｊ７クロツク
ＥのパルスａＱの立上りに同１（目シて、最初の両信号
（０）がシフトレジスタ１へ入力されたもの、Ｉ−４−
る。次に、読取りロックＥのパルスａ１〜ａ６の夫々の
立上りに同期して画信号（０００１０１）が順次１ビツ
トづつ入力され、シフトされた結果、ＲＯＭ２のアドレ
ス端子（ＡｏｙＡｔ、Ａｓ、Ａｓ、Ａ４．Ａｓ＋Ａｓ、
Ａ））に画信号（０，０，０，０，０，１，０，１）が
与えられたとする。

ここで、シフトレジスタ１のシフト方向はＲＯＭ　２の
アドレス端子Ａ７からアドレス端子ＡＯの方向とする。

すると、このと％、ＲＯＭ２のアドレス端子Ａ１〜Ａ６
に、縮小すべき画信号（００００１０）が与えら扛てい
る。また、ＲＯＭ２のアドレス端子Ａｏには、初期状態
においてアドレス端子Ａ７にあった（０）がシフトさｎ
ていて、更に、アドレス端子Ａｔには縮小すべき画信号
゛の後の１ビツトの画信号（１）が入力されている。

このとき、ＲＯＭ２の出力端子（Ｑｏ、Ｑｔ、（ｈ、Ｑ
＊。

Ｑ４）からは、第３表から判るように、アドレス（００
０００１０１）に対応して（０００１０）が出力される
。また、読取りロックＥのパルスａ６の立上りに同期し
てカウンタ４からはキャリー！がハイレベルとして出力
されるから、ナントゲート５からは、パルスａ６の立上
りからパルスａ６の立下リマでの間ロード信−ｉＱがア
クティブとして出力される。この結果、シフトレジスタ
３には、データ（ｏｏｏｉｏ）がロードさｎる。このデ
ータ（０００１０）は、読取りロックＥのパルスｂ１〜
ｂ、に同期してオアゲート６から出力されるシフトクロ
、りＣのパルスＣ２〜Ｃｓの立上りに同期して、シフト
レジスタ３にてシフトされる。一方、読み出し回路１０
は、シフトクロックＣ′ｔ−受は取り、シフトクロック
ＣのパルスＣ１〜ＣＳの立下りに同期して、データ（ｏ
ｏｏｉｏ　）を順次読み出す。

一方、この間に、シフトレジスタ１には、読取りロック
のパルスｂ１〜ｂ−の夫々の立上りに同期して、次の６
ビノトの画信号が１ビツトづつ順次に入力され、シフト
レジスタ１にて１ビツトづつシフトされる。この６ビツ
トの画信号のシフトによって、ＲＯＭ２には、８ピツト
の画信号が与えられる。このとき、ｌ：ＲＯＭ２のアド
レス端子Ａｏに与えられる画、信号は、前回縮小された
６ビツトの両信号（００００１０）の最後の１ビツトの
両信号（０）である。捷た、ＲＯＭ２のアトイス端子Ａ
７に弁えられる画信号は、次回に縮小されるべき６ビツ
トの画信号の最初の１ビツトである。

このようにしてＲ，０Ｍ２のアドレス端子Ａｏ−Ａ　７
には８ビツトの画信号が与えらカ、るから、ＲＯＭ２の
出力端子Ｑｏ〜Ｑ４からは、対応する５ビツトのデータ
が出力されるっ噴た、読取りロックＥのパルスｂ６の立
上りに回期してカウンタ４からはキャリーＦがハイレベ
ルとして出力さ打るから、ナントゲート５からは、パル
スｂ６の立上りからパルスｂ６の立下り寸での間ロード
信号Ｇがアクティブとして出力される。この結果、シフ
トレジメ・り３には、上記ＲＯＭ２から出力された５ビ
ツトのデータがロードされる。このデータは、読、取り
ロックＥのパルス・Ｃ１〜Ｃ１１に同期してオアゲート
６から出力されるシフトクロック０のＣ７〜Ｃ１（１の
立上りに同期して、シフトレジスタ３にてシフトされる
。一方、読み出し回路１０はシフトクロックＣを受け取
り、シフトクロックＣのパルスＣ６〜ＣＩ（＋の立下り
に同期して、上記データを鯖み川す。

このようにし、て木実施例では、本来的に縮小すべき両
信号の前後の夫々１ビツトを参１６シて、原画信号に忠
実な縮小画信号を得ることができる。

上記の実施例では、６ビツトの画信号を５ビツトの画信
号に縮小する場合を説明したが、縮小率に制限はない。

例えば、３ビツトの両信号を２ビ、トの両信号に縮小す
るためには、５ビツト入力２ビツト出力のメモリを用い
る。このとき、従来例として説明した第１表に代えて、
第４表のようにアドレスとデータとが対応づけられたメ
モリを用いる。もちろん、このメモリの他のアドレスに
も既述の二つの注意に従って、データを格納しておくも
のとする。

第４表 このようなメモリ金片いると、従来例として訝明【７か
第２表１叶、竿５表のように変えられる。

第　５　表 この第５表から明らかな如く、２１軒のに行に示される
９ビツトの曲１イ汀号中、江’、４ビット目の白（０）
がＱ′欄のに行の６ビツトの画信号中、第３ビツト目の
白（０）として残され１、黒（１）ビットから白（０）
ヒツト、更に黒（１）ビットへの変化が忠実に残される
。し５かし、第５表においても、１行では改善がみちれ
ない。

これは、第５表のＰ’４％ｌの１行に示される９ビツト
の画信号中、第３ビツト乃至第７ビツトが笥４表のアド
レス掴ｐ　行の５ビツトの画信号に和尚１１原理的に黒
（１）ヒツトから白（０）ビットへの変化、寸たけ、白
（０）ビットから黒（１）ビットへの変化を残すことが
できない場合に該当するためである。

また、上記実施例では、縮小すべき画信号の前後の夫々
１ビツトの画信号を参照して、画信号の縮小を行なった
が、上記前後の１ビツト中いずれか一方の１ビツトを参
照して画信号を縮小しても良い。例えば、６ビツトの画
信号を５ビツトの画信号へ縮小する場合において、縮小
すべき画信号の前の１ビツトの画信号を参照するように
するためには、第１図の実施例の構成中、ＲＯＭ２を７
ビツト入力５ビツト出力のものとし、シフトレジスタ１
を７段シフトのものとし、読取りロックのパルスａ１か
ら画信号の入力を開始すれば良い。また、６ビツトの画
信号を５ビツトの画信号へ縮小する場合において、縮小
すべき画信号の後の１ビツトの画信号を参照するように
するためには、第１図の実施例の構成中、ＲＯＭ２を７
ビツト入力５ビツト出力のものとし、シフトレジスタ１
を７段シフトのものとす几げ良い。

更に、実施例では、縮小さ扛るべき画信号が一定のビッ
ト数をもって与えられる場合だけを説明したが、例えば
、一連の両信号を一定のど、ト数舒に一定のビット数の
両信号へ縮小し、最後に残った数ビットを同一の画信号
縮小装置によって必要なビット数の画信号へ縮小しても
良い。例えば、第１図の実施例において、６ビツトで割
り切ｎぬビット数の両信号が入力され、最後に４ピツト
の画信号が残ったとする。この場合、残った４ビツトに
ついても、他の画信号と同様にして画信号縮小装置へ入
力し、その後例えば白（０）ビットのダミー画信号を入
力して、５ビツトを出力させる。そして、イ且られた５
ビツトの画信号中、必要なビット数の両信号を読み仰す
回路１０にて読み取るようにしても良いものである。

〔発明の効果〕

以上説明し７たように、本発明によれば、原理的に原画
信号の黒（１）ビットから白（０）ビットへの変化、ま
たけ、白（０）ビットから黒（１）ビットへの変化を残
せない場合を除き、この変化を残し得るものである。従
って、より原画信号に近い状態で画信号を縮小すること
が可能となり、各種１における縮小性能を向上させるこ
とができる。

【図面の簡単な説明】

第１図は、本発明の方式による画信号縮小装置の一実施
例のブロック図、第２図は、旭１図の動作を説明するた
めのタイミングチャートである。 １・・・・・・シフトレジスタ（直並列変換部）２・・
・・・・ＲＯＭ　（メモリ） ３・・・−・・シフトレジスタ（並直列変換部）４・・
・・−・カウンタ ５・・・・・・ナントゲート（第１の論理ゲート）６・
・−・・・オアゲート（第２の論理ゲート）７・・・・
・・タイミング制御部 １０−・・・・・読み出し回路 代理人　弁理士　本　１）　崇

Claims (4)

【特許請求の範囲】
1. （１）シリアル入力された２値の画信号をパラレルに変
   換しＡビ、ト分を出力する直並列変換部と、該直並列変
   換部から出力されるＡピットの画信号をアドレスとして
   入力しこのアドレスに対応してテめ格納されたＢビット
   のデータを出力するメモリと、該メモリから出力さ扛る
   データを入力しシリアルに変換して出力する並直列変換
   部と、前記メモリから出力されるデータを前記並直列変
   換部ヘロードするタイミングと、該並直列変換部ヘロー
   ドされたデータな該並直列変換部から出力するタイミン
   グと、該並直列変換部から出力されたデータを画信号と
   して読み出すタイミングとを制御するタイミング制御部
   とを具備し、Ａ−１ビツト以下の画信号が前記直並列変
   換部へ順次入力される毎に、前記ロードのタイミングを
   指示するロード信号を前記並直列変換部へ与えることに
   より、Ａ−１ビツト以下の画信号を、その前後の少なく
   とも一方の１ビツトを参照してＢビットに縮小すること
   を特徴とする画信号縮小方式。
2. （２）　タイミング制御部は、Ａ−２ビツトの画信号が
   直並列変換部へ順次入力される毎に、ロード信号を前記
   直並列変換部へ与えることにより、Ａ−２ビツトの両信
   号を、その前の１ビツト及び後の１ビツトを参照してＢ
   ピットに縮小することを特徴とする特許請求の範囲筒（
   １）項記載の画信号縮小方式。
3. （３）タイミング制御部は、直並列変換部へ与えられて
   いる画信号の読取りロックを入力してＡ　−１ビツト以
   下の所定ビット毎にキャリーを出力するカラ／りと、該
   カウンタから出力されるキャリーと前記読取りロックと
   の論理和を作り、前記並直列変換部からデータを出力す
   るタイミングを示す信号及び、該並直列変換部から出力
   されたデータを読み出すタイミングを示す信号として出
   力する第１の論理ゲートと、前記カウンタから出力され
   るキャリーと前記読取りロックとからロード信号を作り
   出力する第２の論理ゲートとからなる特許請求の範囲第
   （ｉ）ｍ、ｔたは第（２）項記載の画信号縮小方式。
4. （４）直並列変換部は、Ａピットの画信号をパラレルに
   出力するシフトレジスタであシ、並直列変換部はＢビッ
   トのデータをパラレルに入力するシフトレジスタである
   ことを特徴とする特許請求の範囲第（１）項乃至第（３
   ）項いずれかに記載の画信号縮小方式。