JPH03106228A - ４／１１符号符号化回路 - Google Patents
４／１１符号符号化回路Info
- Publication number
- JPH03106228A JPH03106228A JP24416789A JP24416789A JPH03106228A JP H03106228 A JPH03106228 A JP H03106228A JP 24416789 A JP24416789 A JP 24416789A JP 24416789 A JP24416789 A JP 24416789A JP H03106228 A JPH03106228 A JP H03106228A
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- JP
- Japan
- Prior art keywords
- circuit
- bits
- bit
- significant
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデータを光ディスク等の記録媒体に記録する
ときに用いる符号生成方法に関し、特に４／１１符号符
号化回路に関する。
ときに用いる符号生成方法に関し、特に４／１１符号符
号化回路に関する。
［従来の技術］
第３図は従来の４／１１符号の符号化匠路の構或図であ
る。第４図（ａ）− （ｄ）は、４／１ １符号の符号
コードである。
る。第４図（ａ）− （ｄ）は、４／１ １符号の符号
コードである。
第３図において２は８ビットのデータＤＩからアドレス
を発生するアドレス発生器であり、８ビットのデータＤ
Ｉはここで８ビットのアドレスコードＡＤに変換される
。変換されたアドレスコードＡＤは変換ＲＯＭ３に入力
される。変換ＲＯＭ３は第４図に示すごとく４ビットが
゜１′となっている１１ビットの４／ＩＩ符号データＤ
ｏが２５６個格納されている。変換ＲＯＭ３ではアドレ
スコードＡＤがアドレス情報として格納され、該アドレ
ス情報に対応する４／１１符号データＤｏがアクセスさ
れ、出力される。
を発生するアドレス発生器であり、８ビットのデータＤ
Ｉはここで８ビットのアドレスコードＡＤに変換される
。変換されたアドレスコードＡＤは変換ＲＯＭ３に入力
される。変換ＲＯＭ３は第４図に示すごとく４ビットが
゜１′となっている１１ビットの４／ＩＩ符号データＤ
ｏが２５６個格納されている。変換ＲＯＭ３ではアドレ
スコードＡＤがアドレス情報として格納され、該アドレ
ス情報に対応する４／１１符号データＤｏがアクセスさ
れ、出力される。
［発明が解決しようとする課題］
従来の４／１１符号の符号化回路は、８ビットのデータ
をアドレスコードに変換するアドレス発生器と、アドレ
スコードとｌ対１に対応する４／１１符号データを２５
６個格納するための変換ＲＯＭから構成されている。
をアドレスコードに変換するアドレス発生器と、アドレ
スコードとｌ対１に対応する４／１１符号データを２５
６個格納するための変換ＲＯＭから構成されている。
しかしながら、従来例を実現するには、ＲＯＭを使用す
る回路構成のため、ゲートアレイとしてｌチップ化する
のが困難で、その結果、回路規模が大きくなるという問
題が存在する。
る回路構成のため、ゲートアレイとしてｌチップ化する
のが困難で、その結果、回路規模が大きくなるという問
題が存在する。
本発明は係る事情に鑑みてなされたものであり、８ビッ
トのデータから４／１１符号のデータを生成する符号化
回路を、すべてゲート回路で構成することにより、ゲー
トアレイとしてｌチップ化でき、回路規模を小さくでき
る４／１１符号符号化回路を提供することを目的とする
。
トのデータから４／１１符号のデータを生成する符号化
回路を、すべてゲート回路で構成することにより、ゲー
トアレイとしてｌチップ化でき、回路規模を小さくでき
る４／１１符号符号化回路を提供することを目的とする
。
［課題を解決するための手段］
この発明に係る４／１１符号符号化回路では、４／１１
符号の符号語になり得る３３０通りのパターンの中から
、 有意のビットが３ビット以上連続するパターン群と 第Ｉ、２、３、９、１０、１１ビットの中で第２、ＩＯ
ビットのみが有意であるパターン群とを除くパターン群
を符号語として選択し、８ビットのデータから４／１１
符号を生成する方法を４／１１符号生成方法とした符号
化回路を、８ビットのデータ中の特定の７ビットを１１
ビットに変換するエンコーダ回路と、 該エンコータ回路出力の１１ビットのビット順を反転さ
せるか、または、そのままのビット順で出力するかを８
ビットのデータ中の前記特定の７ビットに含まれない１
ビットが有意であるか、有意でないかによって選択する
第１のセレクタ回路と、 前記１ビットが有意であり、かつ、前記エンコーダ回路
出力の１１ビットがそのビット順を反転させても、反転
する以前の値と同一になるような値、すなわち、対称パ
ターンであるとき、これを検知する対称パターン検出回
路と、 該対称パターンを別の対称パターンに変換する対称パタ
ーン変換回路と、 前記対称パターン検出回路の出力が有意であるか、有意
でないか、によって前記第１のセレクタ回路出力か、ま
たは、前記対称パターン変換回路出力の一方を選択して
出力する第２のセレクタ回路とから構成した。
符号の符号語になり得る３３０通りのパターンの中から
、 有意のビットが３ビット以上連続するパターン群と 第Ｉ、２、３、９、１０、１１ビットの中で第２、ＩＯ
ビットのみが有意であるパターン群とを除くパターン群
を符号語として選択し、８ビットのデータから４／１１
符号を生成する方法を４／１１符号生成方法とした符号
化回路を、８ビットのデータ中の特定の７ビットを１１
ビットに変換するエンコーダ回路と、 該エンコータ回路出力の１１ビットのビット順を反転さ
せるか、または、そのままのビット順で出力するかを８
ビットのデータ中の前記特定の７ビットに含まれない１
ビットが有意であるか、有意でないかによって選択する
第１のセレクタ回路と、 前記１ビットが有意であり、かつ、前記エンコーダ回路
出力の１１ビットがそのビット順を反転させても、反転
する以前の値と同一になるような値、すなわち、対称パ
ターンであるとき、これを検知する対称パターン検出回
路と、 該対称パターンを別の対称パターンに変換する対称パタ
ーン変換回路と、 前記対称パターン検出回路の出力が有意であるか、有意
でないか、によって前記第１のセレクタ回路出力か、ま
たは、前記対称パターン変換回路出力の一方を選択して
出力する第２のセレクタ回路とから構成した。
［作用］
この発明においては、８ビットのデータ中の特定の７ビ
ットをエンコーダ回路により１１ビットに変換し、該エ
ンコーダ回路出力の１１ビットのビット順を反転させる
か、または、そのままのビット順で出力するかを８ビッ
トのデータ中の前記特定の７ビットに含まれない１ビッ
トを利用することにより第１のセレクタ回路で選択する
。そして、前記エンコーダ回路出力の１１ビットが対称
パターンでないとき、前記第１のセレクタ回路で選択さ
れた１１ビットのビット列を出力することにより、４／
１１符号を生成する。
ットをエンコーダ回路により１１ビットに変換し、該エ
ンコーダ回路出力の１１ビットのビット順を反転させる
か、または、そのままのビット順で出力するかを８ビッ
トのデータ中の前記特定の７ビットに含まれない１ビッ
トを利用することにより第１のセレクタ回路で選択する
。そして、前記エンコーダ回路出力の１１ビットが対称
パターンでないとき、前記第１のセレクタ回路で選択さ
れた１１ビットのビット列を出力することにより、４／
１１符号を生成する。
また、前記１ビットが有意であり、かつ、前記エンコー
ダ回路出力の１１ビットが対称パターンであるとき、対
称パターン変換回路により該対称パターンを別の対称パ
ターンに変換し、４／１１符号を生成する。
ダ回路出力の１１ビットが対称パターンであるとき、対
称パターン変換回路により該対称パターンを別の対称パ
ターンに変換し、４／１１符号を生成する。
上記の動作を実現するハードウェアーは、すべてゲート
回路で構戊できるので、ゲートアレイとして１チップ化
でき、回路規模が小さくなり、ドライブの小型化が可能
となる。
回路で構戊できるので、ゲートアレイとして１チップ化
でき、回路規模が小さくなり、ドライブの小型化が可能
となる。
［実施例］
以下、これらの発明をその一実施例を示す図面に基づい
て説明する。
て説明する。
第１図はこの発明に係る４／１１符号符号化回路の構或
図、第２図は８ビットのデータ中の特定の７ビットを１
１ビットに変換する変換式、第４図（ａ） −（ｄ）は
４／１１符号の符号コードである。
図、第２図は８ビットのデータ中の特定の７ビットを１
１ビットに変換する変換式、第４図（ａ） −（ｄ）は
４／１１符号の符号コードである。
なお、ここで述べる第４図（ａ）− （ｄ）は、従来例
で使用したものと同一である。
で使用したものと同一である。
第１図においてエンコーダ回路２１は８ビットのデータ
（ａ７， ａ６， ・− −， ａｌ， ａＯ）中
の特定の７ビット（ａ６， ・・＊， ａｔ， ａｏ
）を第２図に示す変換式に基づき１１ビットに変換する
。
（ａ７， ａ６， ・− −， ａｌ， ａＯ）中
の特定の７ビット（ａ６， ・・＊， ａｔ， ａｏ
）を第２図に示す変換式に基づき１１ビットに変換する
。
該エンコーダ回路２１出力の１１ビットのビット列（ｂ
ｌｏ， ｂ９， ・・・， ｂｘ， ｂｏ）は
、そのままのビット順の第１ビット列（ （ＡＩＯ，
Ａ９， ・・， Ａｔ， ＡＯ） ＝ （ｂｌｏ，
ｂ９， ・・・， ｂｌ， ｂＯ））と、反
転させたビット順の第２ビット列（（ＢＩＧ， Ｂ９
， ・・・， Ｂｌ． ＢＯ） ＝ （ｂｏ，
ｂｌ．・・・， ｂ９， ｂｌＯ） ）として、それ
ぞれ第１のセレクタ回路２２に人力される。また、前記
エンコーダ回路２ｌの出力は、対称パターン検出回路２
３にも入力される。
ｌｏ， ｂ９， ・・・， ｂｘ， ｂｏ）は
、そのままのビット順の第１ビット列（ （ＡＩＯ，
Ａ９， ・・， Ａｔ， ＡＯ） ＝ （ｂｌｏ，
ｂ９， ・・・， ｂｌ， ｂＯ））と、反
転させたビット順の第２ビット列（（ＢＩＧ， Ｂ９
， ・・・， Ｂｌ． ＢＯ） ＝ （ｂｏ，
ｂｌ．・・・， ｂ９， ｂｌＯ） ）として、それ
ぞれ第１のセレクタ回路２２に人力される。また、前記
エンコーダ回路２ｌの出力は、対称パターン検出回路２
３にも入力される。
前記第１のセレクタ回路２２は、８ビットのデータ中の
前記特定の７ビットに含まれない１ビット（ａ７）が有
意であるか、有意でないかによって前記第１ビット列を
出力するか、前記第２ビット列を出力するか、を選択し
、前記特定の７ビットに含まれない１ビット（ａ７〉が
有意である場合には前記第１ピット列を、前記特定の７
ビットに含まれない１ビット（ａ７）が有意でない場合
には前記第２ビット列を出力し、第３ビット列として第
２のセレクタ回路２５に入力する。
前記特定の７ビットに含まれない１ビット（ａ７）が有
意であるか、有意でないかによって前記第１ビット列を
出力するか、前記第２ビット列を出力するか、を選択し
、前記特定の７ビットに含まれない１ビット（ａ７〉が
有意である場合には前記第１ピット列を、前記特定の７
ビットに含まれない１ビット（ａ７）が有意でない場合
には前記第２ビット列を出力し、第３ビット列として第
２のセレクタ回路２５に入力する。
前記対称パターン検出回路２３は、前記エンコーダ回路
２１の出力を用いることにより、下記の４式の論理演算
を行い、演算結果（ｍｏ，ｍ！，ｍ２， ｍ３）を対称
パターン変換回路２４、および、ＯＲ回路２６に出力す
る。
２１の出力を用いることにより、下記の４式の論理演算
を行い、演算結果（ｍｏ，ｍ！，ｍ２， ｍ３）を対称
パターン変換回路２４、および、ＯＲ回路２６に出力す
る。
ｍＯ＝ａ７＊ｂＯ＊ｂ４＊ｂ６＊ｂｌＯ （ １
）ｍｌ＝ａ７＊ｂＯ＊ｂ２＊ｂ８＊ｂｌＯ （
２）ｍ２＝ａ７＊ｂ２＊ｂ４＊ｂ６＊ｂ８ （
３）ｍ３＝ａ７＊ｂＯ＊ｂｌ＊ｂ９＊ｂｌＯ
（ ４）前記対称パターン変換回路２４は、前記対称パ
ターン検出回路２３出力（ｍｏ， ｍｌ． ｍ２， ｍ
３）より下記の論理演算を行い、演算結果（ＢＩＯ，
Ｂ９，・・・， Ｂｌ， ＢＯ）を前記第２のセレ
クタ回路２５に第４ビット列として出力する。
）ｍｌ＝ａ７＊ｂＯ＊ｂ２＊ｂ８＊ｂｌＯ （
２）ｍ２＝ａ７＊ｂ２＊ｂ４＊ｂ６＊ｂ８ （
３）ｍ３＝ａ７＊ｂＯ＊ｂｌ＊ｂ９＊ｂｌＯ
（ ４）前記対称パターン変換回路２４は、前記対称パ
ターン検出回路２３出力（ｍｏ， ｍｌ． ｍ２， ｍ
３）より下記の論理演算を行い、演算結果（ＢＩＯ，
Ｂ９，・・・， Ｂｌ， ＢＯ）を前記第２のセレ
クタ回路２５に第４ビット列として出力する。
Ｂ１０＝ＢＯ＝ｍＯ （ ５）
Ｂ ９＝８１＝ｍｌ （ ６）
Ｂ ８＝８２＝ｍｌ＋ｍ２ （ ７）
Ｂ ７＝８３＝ｍＯ＋ｍ２＋ｍ３ （ ８
）Ｂ ６＝８４＝ｍ３ （ ９
）Ｂ ５＝Ｏ （１０
）前記第２のセレクタ回路２５は、前記ＯＲ回路２６の
出力が対称パターン検出回路の出力が有意であるか、有
意でないかによって前記第３ビット列を出力するか、前
記第４ビット列を出力するか、を選択し、前記ＯＲ回路
２６の出力が有意である場合には前記第３ビット列を、
前記ＯＲ回路２６の出力が有意でない場合には前記第２
ビット列を出力することにより、第４図に示すような８
ビットのデータを１１ビットに変換して、そのなかの４
ビットだけが有意であるパターンの４／１１符号を生成
する。
Ｂ ９＝８１＝ｍｌ （ ６）
Ｂ ８＝８２＝ｍｌ＋ｍ２ （ ７）
Ｂ ７＝８３＝ｍＯ＋ｍ２＋ｍ３ （ ８
）Ｂ ６＝８４＝ｍ３ （ ９
）Ｂ ５＝Ｏ （１０
）前記第２のセレクタ回路２５は、前記ＯＲ回路２６の
出力が対称パターン検出回路の出力が有意であるか、有
意でないかによって前記第３ビット列を出力するか、前
記第４ビット列を出力するか、を選択し、前記ＯＲ回路
２６の出力が有意である場合には前記第３ビット列を、
前記ＯＲ回路２６の出力が有意でない場合には前記第２
ビット列を出力することにより、第４図に示すような８
ビットのデータを１１ビットに変換して、そのなかの４
ビットだけが有意であるパターンの４／１１符号を生成
する。
［発明の効果］
以上説明したとおり、この発明の４／１１符号符号化回
路によれば、ハードウェアーは、１個のエンコーダ回路
と、２個のセレクタ回路と、｛個の対称パターン検出回
路と、■個の対称パターン変換回路と、１個のＯＲ回路
と、すべてゲート回路で構或できるため、ゲートアレイ
としてＩＣ化でき、今後進んで行くであろうドライブの
小型化にも対応できるという効果がある。
路によれば、ハードウェアーは、１個のエンコーダ回路
と、２個のセレクタ回路と、｛個の対称パターン検出回
路と、■個の対称パターン変換回路と、１個のＯＲ回路
と、すべてゲート回路で構或できるため、ゲートアレイ
としてＩＣ化でき、今後進んで行くであろうドライブの
小型化にも対応できるという効果がある。
Claims (1)
- 【特許請求の範囲】 ８ビットのデータを１１ビットに変換してそのなかの４
ビットだけが有意であるパターンの４／１１符号を生成
する方法であって、 有意のビットが３ビット以上連続するパターン群と 第１、２、３、９、１０、１１ビットの中で第２、１０
ビットのみが有意であるパターン群とを除くパターンを
選択して８ビットのデータから４／１１符号を生成する
４／１１符号生成方法に適用する符号化回路において ８ビットのデータ中の特定の７ビットを１１ビットに変
換するエンコーダ回路と、 該エンコーダ回路出力の１１ビットのビット順を反転さ
せるか、または、そのままのビット順で出力するかを８
ビットのデータ中の前記特定の７ビットに含まれない１
ビットが有意であるか、有意でないかによって選択する
第１のセレクタ回路と、 前記１ビットが有意であり、かつ、前記エンコーダ回路
出力の１１ビットがそのビット順を反転させても、反転
する以前の値と同一になるような値、すなわち、対称パ
ターンであるとき、これを検知する対称パターン検出回
路と、 該対称パターンを別の対称パターンに変換する対称パタ
ーン変換回路と、 前記対称パターン検出回路の出力が有意であるか、有意
でないか、によって前記第１のセレクタ回路出力か、ま
たは、前記対称パターン変換回路出力の一方を選択して
出力する第２のセレクタ回路とからなる４／１１符号符
号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24416789A JPH03106228A (ja) | 1989-09-20 | 1989-09-20 | ４／１１符号符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24416789A JPH03106228A (ja) | 1989-09-20 | 1989-09-20 | ４／１１符号符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106228A true JPH03106228A (ja) | 1991-05-02 |
Family
ID=17114769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24416789A Pending JPH03106228A (ja) | 1989-09-20 | 1989-09-20 | ４／１１符号符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100419866C (zh) * | 2005-09-07 | 2008-09-17 | 联发科技股份有限公司 | 计算一衡量值以指示一输入信号的对称性的装置与方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122267A (ja) * | 1982-12-28 | 1984-07-14 | Sony Corp | 情報変換方式 |
| JPS6390223A (ja) * | 1986-10-03 | 1988-04-21 | Sony Corp | コ−ド変換方法 |
-
1989
- 1989-09-20 JP JP24416789A patent/JPH03106228A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122267A (ja) * | 1982-12-28 | 1984-07-14 | Sony Corp | 情報変換方式 |
| JPS6390223A (ja) * | 1986-10-03 | 1988-04-21 | Sony Corp | コ−ド変換方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100419866C (zh) * | 2005-09-07 | 2008-09-17 | 联发科技股份有限公司 | 计算一衡量值以指示一输入信号的对称性的装置与方法 |
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