JPH03108374A - ポリシリコン薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はポリシリコン薄膜トランジスタに関し、特に、
ゲート電極と、ソース／ドレイン領域が形成されている
ポリシリコン薄膜とを有する薄膜トランジスタに関する
０本発明のポリシリコン薄膜トランジスタは、例えばＳ
ＲＡＭの負荷デバイスや、表示用トランジスタ等として
用いることができ、その他トランジスタとして各種の分
野で利用できるものであって、超ＬＳＩとして構成する
ことも可能なものである。

〔発明の概要〕

本発明は、ゲート電極と、ソース／ドレイン領域が形成
されているポリシリコン薄膜とを有し、ゲート電極とソ
ース／ドレイン領域との間にはゲート絶縁膜が存在する
構成のポリシリコン薄膜トランジスタにおいて、該ゲー
ト絶縁膜は、少な（ともゲート電極とドレイン領域との
間においてチャネル領域におけるよりも厚くなっている
構成をとることによって、これによりドレイン領域端部
の電界を緩和してリーク電流を抑制するようにしたもの
である。

〔従来の技術〕

従来より、第５図に示すように、基体７上に、ゲート電
極１と、ソース領域２１及びドレイン領域２２が形成さ
れているポリシリコン薄膜２を有するポリＳｔ（ポリシ
リコンを略す。以下同じ）薄膜トランジスタが知られて
いる。なお第５図の薄膜トランジスタは、ゲート電極ｌ
がポリＳｉ薄膜２上に位置している従来例であり、基体
７はＳｉｎ。

である。

ところが従来のポリＳｉ薄膜トランジスタにあっては、
リーク電流が大きいという問題がある。

このリーク電流は、ドレイン領域２２の端部の高電界に
より、電子（あるいは正孔）がバンド間トンネル電流す
ることにより発生するものである。第５図中、かかる高
電界部を符号Ａで示す。ポリＳｉでは、そのダレインバ
ウンダリ等にトラップ準位が多数存在するので、このト
ラップ準位を介したトンネル電流が流れ、リーク電流が
異常に大きくなってしまう。

即ち、従来のポリＳｉ薄膜トランジスタの特性を第６図
に略示するが、同図の如くオフ時には図に破線■で示す
ように理想的にはドレイン電流は流れないのであるが、
実際には従来技術では実線■のようにＵ字型の特性を示
す異常リークが見られるのである。なお第６図中、縦軸
はドレイン電流の対数を、横軸は印加される電圧を示す
。

このように従来のポリＳＬ薄膜）ランリスタはオフ電流
が大きいため、例えばこれをＳＲＡＭの負荷デバイスと
して用いた場合、待機時電流が大きくなってしまう。

〔発明が解決しようとする問題点〕

上記のように、従来技術にあっては、ドレイン領域の電
界に起因するリーク電流発生の問題があった。

本発明はこのような従来技術の問題点を解決して、リー
ク電流を抑制したポリＳｉ薄膜トランジスタを提供する
ことを目的とする。

〔問題を解決するための手段〕

本発明のポリシリコン薄膜トランジスタは、ゲート電極
と、ソース領域及びドレイン領域が形成されているポリ
シリコン薄膜とを有し、ゲート電極とソース領域及びド
レイン領域との間にはゲート絶縁膜が存在する構成のポ
リシリコン薄膜トランジスタにおいて、前記ゲート絶縁
膜の膜厚は、少なくともゲート電極とドレイン領域との
間において、チャネル領域におけるよりも厚くなってい
る構成としたものである。

本発明の構成について、後記詳述する本発明の実施例を
示す第１図の例示を用いて説明すると、次の通りである
。

即ち本発明の薄膜トランジスタは、第１図に例示の如く
、ゲート電極ｌとポリシリコン薄膜２とを有しており、
該ポリシリコン薄膜２にはソース領域２１とドレイン領
域２２が形成されている。該ゲート電極１とソース領域
２１及びドレイン領域２２との間には、ゲート酸化１１
３が存在している。該ゲート酸化膜３は、少なくともゲ
ート電極１とドレイン領域２２との間において、チャネ
ル領域におけるよりも厚くなっている。この厚くなって
いる厚膜部は、図中に符号３１で示す、チャネル領域上
の膜薄部は符号３２で示す。

〔作用〕

本発明の構成によれば、ドレイン領域２２とゲート電極
ｌとの間に、ゲート酸化膜３が厚くなった厚膜部３１が
介在しているので、ゲート電極１とドレイン領域２２間
の強電界を弱めることができる。

図示例であれば、第１図の如くゲート電極１とドレイン
領域２２とのオーバーラツプ領域で、ゲート酸化膜３を
厚くし、厚膜部３１を形成した結果、両者１．２２間の
強電界部分である図示Ａの領域で電界強度を下げること
ができる。

このように本発明では、ゲート電極ｌとドレイン領域２
２との間においては、ゲート酸化膜３を、チャネル領域
３２におけるより厚くすることで、ゲート−ドレイン間
の電界を弱め、リーク電流を減少せしめることができる
。

なお、全体のゲート絶縁膜を均一に厚くしても電界を弱
める効果はあるが、この場合は、トランジスタのｇｍ（
相互コンダクタンス）等の劣化が大きく、実用上問題が
ある。これに対し、本発明によれば、チャネル領域にお
ける部分（膜薄部）３２はドレイン領域３１上の部分よ
り薄くなっているので、この問題も避けることができる
。

〔実施例〕

次に本発明の実施例について説明する。但し、当然のこ
とであるが、本発明は以下に述べる実施例により限定さ
れるものではない。

実施例−１ この実施例は、本発明を、高集積化を可能とした薄膜ト
ランジスタ、特に、ＳＲＡＭの負荷デバイスとして好適
に利用することができる薄膜トランジスタとして具体化
したものである。

本実施例の薄膜トランジスタは、第１図に示すように、
ポリシリコンから成るゲート電極ｌと、該ゲート電極の
下方に位置するポリＳｉ薄膜２とを有している。これら
ゲート電極１、ポリＳｉ薄膜２は任意の基体上に形成し
てよく、例えばＳｉＯ□から成る基体上に形成されて、
ポリシリコン５ｏｌ）ランリスタの構造をとってもよい
。

ゲート電極ｌとポリシリコン薄膜２との間、少なくとも
ゲート電極１とソース／ドレイン領域との間には、ゲー
ト絶縁膜３が存在するが、本例においてゲート絶縁膜３
は、ＳｉＯ□から成るゲート酸化膜として構成した。

第１図中、４１．４２は、それぞれソース／ドレイン領
域２１．２２上においてゲート絶縁膜３に形成したコン
タクトホールである。５１．５２は、１１等から成る金
属配線である。

本実施例におけるゲート絶縁膜３は、ゲート電極１とド
レイ領域２２との間が厚膜部３１となっており、その他
のチャネル領域における部分３２、及びゲート電極ｌソ
ース領域２１との間の部分３３ａが膜の薄い部分となっ
ている。かかる構造は、例えば予め全体のゲート絶縁膜
３を厚膜部３１と同じく厚く形成して、その後エツチン
グ工程を用いる等で、薄くすべき部分を削ることにより
その他の部分３２．３３ａを形成することによって形成
できる。

あるいは、熱酸化、ないしＣＶＤ等の気相成長法でチャ
ネル領域上の部分３２と同じく薄い絶縁膜を形成し、そ
の後厚膜部３１とする部分のみを選択的に厚（Ｓｉｎ、
を堆積させること等によって、形成することもできる。

ゲート絶縁膜３における厚膜部３１とその他の部分３２
．３３ａとの膜厚の大きさや、両者の膜厚の比は、所望
の電界抑制効果を得るために適宜に設定してよいもので
あり、特に限定はない。

本実施例は、ゲート電極１とドレイン領域２２との間の
みを厚くして厚膜部３１としたので、本発明の効果を最
も単純な構成で発揮することができる。

実施例−２ 次に第２図を参照して、本発明の第２の実施例について
説明する。本実施例は、ゲートバーズビークを利用して
、本発明の構造を得るようにしたものである。

実施例−１の構造（第１図）にあっては、ドレイン領域
２２の側だけゲート絶縁膜３を厚くして厚膜部３１を形
成したのであるが、このようにすることは、工程が複雑
になってしまうおそれがあるが、本実施例ではドレイン
領域２２及びソース’ｐＨＭｉ　２１の双方の領域上で
ゲート絶縁膜３である酸化膜を厚くする手段を採る。

本実施例に係るポリシリコン薄膜トランジスタの断面構
造は、第２図に示す。かかる構造を得るため、本実施例
では、次のようにした。即ち、ゲート電極１の加工後に
、ゲートポリシリコンを熱酸化することにより、第２図
に符号６１．６２で示すゲートバーズビークを形成する
。ゲートバースビーク６１．６２は、それぞれソース／
ドレイン領域２１゜２２上に生成するが、この内、ドレ
イン領域２２上のゲートバーズビーク６２によって、電
界を弱める。

ゲートバーズビークとは、ゲートポリシリコンと、予め
形成されているゲート電極１の直下の薄いゲート酸化膜
部分３２との界面のエツジ部分で酸化が進行して形成さ
れるものである。ががるゲートパーズビーク６１．６２
は、従来むしろ発生を抑制すべく検討されていたもので
あるが、本実施例ではこれを逆に利用して、チャネル領
域におけるよりも膜厚の大きい部分を該バーズビーク６
１．６２として、ソース／ドレイン領域２１．２２上に
形成したものである。本実施例によれば、少なくともド
レイン領域２２のエツジ部で酸化膜厚が厚い部分（ゲー
トバーズビーク６２の部分）が形成され、これにより電
界が弱められる。

上述の如く本実施例は、実施例−１がゲート電極１とド
レイン領域２２との重なり領域においてのみ厚膜部３１
を設けたのに対し、本実施例では、ゲート電極１とソー
ス領域２１との重なり領域においても、ゲート絶縁膜３
である酸化膜の厚さを、チャネル領域における膜薄部３
２より厚くしたものである。かつこの厚くする部分は、
本実施例では特に、ゲートポリシリコンパターニング後
、ゲートポリシリコンを酸化することにより、ゲートバ
ーズビーク６１．６２を形成することにより達成したも
のである。

このように本実施例では、ドレインエツジの酸化膜の厚
膜化にゲートバーズビークを用いる手段を採用したので
、従来プロセスとよく整合がとれ、本発明のトランジス
タの構造を容易な工程で実現できる。

実施例−３ 次に第３図（ａ）（ｂ）を参照して、本発明の第３の実
施例を説明する。

本実施例のポリＳｉ薄膜トランジスタは、第３図（ｂ）
にその構造の断面を示すように、ゲート電極１と、ソー
ス領域２１及びドレイン領域２２が形成されているポリ
シリコン薄膜２とを有し、ゲート電極１とソース領域２
１及びドレイン領域２２との間に存在するゲート絶縁膜
３は、ゲート電極ｌとドレイン領域２２との間、及びゲ
ート電極１とソース領域２１との間において、チャネル
領域におけるよりも厚くなっている。厚くなっている部
分を符号３１．３３で示し、チャネル領域上の薄くなっ
ている部分を符号３２で示す０本実施例のトランジスタ
は、上記のポリＳｉ薄トランジスタ構造を基体７、特に
ＳｉＯ□から成る基体７上に形成して、Ｓｏｌ構造とし
たものである。

本実施例のポリＳｉ薄膜トランジスタは、次のような工
程で製造できる。

■絶縁体（ここではＳｉｎ、）から成る基体７上にポリ
Ｓｉ薄膜２を形成し、これによりポリＳｉアクティブ領
域を形成する。

■薄膜トランジスタのソース／ドレインとなるべき領域
に対応するポリＳｉ薄膜２の部分に、所定の不純物をド
ーピングして、ソース／ドレイン領域２１．２２を形成
する。これは例えば、レジストマスクでイオン注入する
ことで達成される。

■上記不純物を導入されたソース／ドレイン領域２１．
２２を含むポリＳｉ薄膜２の表面を酸化する。

これにより、ゲート絶縁膜３である酸化膜が形成された
第３図（ａ）の構造を得る。

■上記ソース／ドレイン領域２１．２２とオーバーラツ
プ領域を有するように、ゲート電極１（ここではポリＳ
ｉにより形成）を設ける。これにより第３図（ｂ）の構
造を得る。

上記方法によれば、ソース／ドレイン領域２１゜２２上
では酸化膜が厚く成長し、かかる酸化工程だけで厚膜部
３１．３３と、チャネル領域上の膜薄部３２とから成る
ようにゲート絶縁膜３を形成できる。

即ち、上記方法を用いると、ゲート酸化工程で、不純物
がドープされたソース／ドレイン領域２１゜２２上にお
いては、不純物をドープしていない（あるいは不純物濃
度の低い）チャネル領域上に比べ、約１．５〜２倍の厚
さの酸化膜が形成される。

この結果、特に膜厚の調整を要さずに１、酸化工程のみ
で自己整合的にソース／ドレイン領域２１゜２２上を厚
く、チャネル領域上を薄くして、ゲート絶縁膜３を形成
できる。

従って、次にゲート電極ｌをソース／ドレイン領域２１
．２２にオーバーラツプするように形成することで、第
３図（ｂ）に示す電界が緩和された構造のポリＳｉ薄膜
トランジスタを形成できる。

上記酸化工程は、８００〜９００″Ｃのウェット酸化で
あることが好ましい。ここでウェット酸化とは、水分を
含む酸素（ないし空気）で酸化することを意味する。例
えば、水を通した酸素を用いて酸化する手段を用いるこ
とができる。

不純物を多く含有する部分において、酸化が速く進行し
、従って膜厚の大きい酸化膜が得られることは、Ｓ、Ｍ
、Ｓｚｅ著ｒＶＬｓＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｊ　Ｍ
ｃＧｒａｗ−ｈｉｌ１社（１９８３年）に記載があると
おりである。

第４図は、それぞれ異なる含有量で不純物を含む半導体
層上における、酸化時間と酸化膜の膜厚との関係を示す
グラフである。酸化は、湿った酸素（９５℃の熱水を通
した酸素）を用いた。図中、ＩＡは、シリコン中のリン
のドープの量がドース量で４．０Ｘ１０”ｅｌｍ−３の
場合の不純物含有シリコン上に、９２０°Ｃで上記酸素
を用いてウェット酸化した場合（図中Ｏで示す）、ＩＢ
は、同じくドース量が１．５Ｘ１０！０Ｃ１ｌ−’の場
合の不純物含有シリコン上で同じ酸化を行った場合（図
中口で示す）である、酸化速度はドース量により相当に
変わっており、ドース量の多い方が酸化が速く、厚い酸
化膜ができることがわかる。図中Δで示すのは、ドース
量が３．７ＸｌＯ”ｃｍ−’の場合である。

なお、この酸化速度の不純物濃度への依存性は、酸化を
高温で行うと、小さくなる。ＩＩＡ、ＩＩＢは、１００
０°Ｃにおける酸化で、ここでは酸化速度の差はかなり
あるが、Ｉ［［Ａ、　　Ｉ［［Ｂで示す１１００℃での
酸化では、はとんど差がなく、ＩＶＡ、ＩＶＢで示す１
２００°Ｃにおける酸化では、はぼ重なってしまってい
る。

従って、ゲート絶縁膜を形成する酸化工程は、通常の条
件では８００°Ｃ以上１１００℃未満、より好ましくは
８００°Ｃ以上９００℃以下におけるのが好ましいもの
である。

このように本実施例にあっては、比較的容易な工程で、
自己整合的にドレイン領域２２上のゲート絶縁膜３（酸
化膜）の厚さをチャネル領域上のゲート絶縁膜厚より厚
くできる。このため、トランジスタの相互コンダクタン
スｇｍを大きく損なうことな（、ドレイン端での電界緩
和ができ、リーク電流を低減できる。

なお本発明のポリＳｉ薄膜トランジスタは、様々の態様
をとることができるものであり、第３図（ｂ）に示した
ようなＳＯＩ構造をとることができるほか、例えば日経
マイクロデバイス１９８８年９月号の１２３〜１３０頁
第５図に示されるような、ｎＭＯＳトランジスタの上に
ｐＭＯ３薄膜トランジスタを積層して構成した、いわゆ
るスタックＣＭＯ５構造として具体化してもよ（、その
他種々の構造をとってよい。

〔発明の効果〕

上述の如く本発明によれば、リーク電流を抑制したポリ
５ｉｆｊｌ膜トランジスタを提供することができ、例え
ばＳＲＡＭの負荷トランジスタに利用して、待機電流を
小さくすること（低スタンバイ）が実現できるなどの効
果を発揮できる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るポリＳｉ薄膜トラン
ジスタの断面図である。第２図は、本発明の別の実施例
の断面図である。第３図（ａ）（ｂ）は、本発明の更に
別の実施例に係るポリＳｉ薄膜トランジスタの製造工程
断面図である。 第４図は、第３図の例の製造方法を説明するためのグラ
フである。第５図は従来技術を示す図である。第６図は
従来技術の問題点を説明する図であり、従来のポリＳｉ
薄膜トランジスタの特性を示すグラフである。 ｌ・・・ゲート電極、２・・・ポリＳｔ薄膜、２１・・
・ソース領域、２２・・・ドレイン領域、３・・・ゲー
ト絶縁膜、３１、３３．６１．６２・・・（ドレインま
たはソース領域上の）ゲート絶縁膜の厚膜部、３２・・
・（チャネル領域上の）絶縁膜の膜薄部。

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極と、ソース領域及びドレイン領域が形成
   されているポリシリコン薄膜とを有し、ゲート電極とソ
   ース領域及びドレイン領域との間にはゲート絶縁膜が存
   在する構成のポリシリコン薄膜トランジスタにおいて、 前記ゲート絶縁膜の膜厚は、少なくともゲート電極とド
   レイン領域との間において、チャネル領域におけるより
   も厚くなっていることを特徴とするポリシリコン薄膜ト
   ランジスタ。