JPH04214672A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04214672A JPH04214672A JP2401679A JP40167990A JPH04214672A JP H04214672 A JPH04214672 A JP H04214672A JP 2401679 A JP2401679 A JP 2401679A JP 40167990 A JP40167990 A JP 40167990A JP H04214672 A JPH04214672 A JP H04214672A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、液晶表示装置の絵素駆動用トランジ
スタ及びドライバ、並びにスタティックラム（ＳＲＡＭ
）等に適した半導体装置及びその製造方法に関する。
方法に関し、特に、液晶表示装置の絵素駆動用トランジ
スタ及びドライバ、並びにスタティックラム（ＳＲＡＭ
）等に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ素子（ＴＦＴ）
の断面を、図２（ｅ）に模式的に示す。このＴＦＴは、
絶縁性基板２１上に設けられた半導体層（多結晶シリコ
ン層）２２と、半導体層２２に形成された不純物拡散領
域からなるソース領域２５ａ及びドレイン領域２５ｂと
、半導体層２２上に形成されたゲート絶縁膜（ＳｉＯ２
膜）２３と、ゲート絶縁膜２３上に形成されたゲート電
極２４とを備えている。ソース領域２５ａとドレイン領
域２５ｂとは、各々、半導体層２２に於いてゲート電極
２４の両側に位置する領域中に形成されている。層間絶
縁膜２６は、これらを覆い、層間絶縁膜２６には、コン
タクトホール２７が開口されている。コンタクトホール
２７を介して、ソース領域２５ａとドレイン領域２５ｂ
とにコンタクトするように、Ａｌ−Ｓｉ配線２８が層間
絶縁膜２６上に形成されている。
の断面を、図２（ｅ）に模式的に示す。このＴＦＴは、
絶縁性基板２１上に設けられた半導体層（多結晶シリコ
ン層）２２と、半導体層２２に形成された不純物拡散領
域からなるソース領域２５ａ及びドレイン領域２５ｂと
、半導体層２２上に形成されたゲート絶縁膜（ＳｉＯ２
膜）２３と、ゲート絶縁膜２３上に形成されたゲート電
極２４とを備えている。ソース領域２５ａとドレイン領
域２５ｂとは、各々、半導体層２２に於いてゲート電極
２４の両側に位置する領域中に形成されている。層間絶
縁膜２６は、これらを覆い、層間絶縁膜２６には、コン
タクトホール２７が開口されている。コンタクトホール
２７を介して、ソース領域２５ａとドレイン領域２５ｂ
とにコンタクトするように、Ａｌ−Ｓｉ配線２８が層間
絶縁膜２６上に形成されている。
【０００３】以下、図２（ａ）〜（ｅ）を参照しながら
、上記ＴＦＴの製造方法を説明する。
、上記ＴＦＴの製造方法を説明する。
【０００４】まず、半導体層２２が絶縁性基板２１上に
形成された（図２（ａ））後、ＣＶＤ法によりゲート絶
縁膜２３が半導体層２２を覆うようにして絶縁性基板２
１上に形成される（図２（ｂ））。更に、ゲート絶縁膜
２３が形成された後、多結晶シリコンからなるゲート電
極２４がゲート絶縁膜２３上に形成される（図２（ｂ）
）。
形成された（図２（ａ））後、ＣＶＤ法によりゲート絶
縁膜２３が半導体層２２を覆うようにして絶縁性基板２
１上に形成される（図２（ｂ））。更に、ゲート絶縁膜
２３が形成された後、多結晶シリコンからなるゲート電
極２４がゲート絶縁膜２３上に形成される（図２（ｂ）
）。
【０００５】ゲート電極２４が形成された後、イオン注
入法により、ゲート電極２４をマスクとして、不純物が
半導体層２２中に注入され、不純物注入領域が自己整合
的に形成される（図２（ｃ））。注入条件としては、例
えば、不純物としてリン（Ｐ）が、加速エネルギ５０ｋ
ｅＶ、ドーズ２×１０１５ｃｍ−２で注入される条件が
選択される。
入法により、ゲート電極２４をマスクとして、不純物が
半導体層２２中に注入され、不純物注入領域が自己整合
的に形成される（図２（ｃ））。注入条件としては、例
えば、不純物としてリン（Ｐ）が、加速エネルギ５０ｋ
ｅＶ、ドーズ２×１０１５ｃｍ−２で注入される条件が
選択される。
【０００６】層間絶縁膜２６が堆積された後、不純物活
性化のため、窒素雰囲気で、９５０℃で３０分間、アニ
ール工程が行われる。このアニールにより、不純物注入
領域は、ＴＦＴのソース領域２５ａ及びドレイン領域２
５ｂとなる（図２（ｄ））。コンタクトホール２７が層
間絶縁膜２６中に形成された後、図２（ｅ）に示される
ように、Ａｌ−Ｓｉ配線２８が形成される。
性化のため、窒素雰囲気で、９５０℃で３０分間、アニ
ール工程が行われる。このアニールにより、不純物注入
領域は、ＴＦＴのソース領域２５ａ及びドレイン領域２
５ｂとなる（図２（ｄ））。コンタクトホール２７が層
間絶縁膜２６中に形成された後、図２（ｅ）に示される
ように、Ａｌ−Ｓｉ配線２８が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来技術には、以下の問題がある。
従来技術には、以下の問題がある。
【０００８】上記ＴＦＴでは、ソース領域２５ａとドレ
イン領域２５ｂとの間の電圧（ソース−ドレイン間電圧
）及びゲート電極２４とソース領域２５ａとの間の逆方
向電圧（ゲート−ソース間逆方向電圧）を増加させると
、それに伴い、ドレイン領域２５ｂに形成されたｐｎ接
合部分に於けるドレイン電界の強度が増加するため、そ
の部分で接合リーク電流が増加するという問題がある。
イン領域２５ｂとの間の電圧（ソース−ドレイン間電圧
）及びゲート電極２４とソース領域２５ａとの間の逆方
向電圧（ゲート−ソース間逆方向電圧）を増加させると
、それに伴い、ドレイン領域２５ｂに形成されたｐｎ接
合部分に於けるドレイン電界の強度が増加するため、そ
の部分で接合リーク電流が増加するという問題がある。
【０００９】一般に、ＴＦＴのソース領域、チャネル領
域及びドレイン領域は、絶縁性基板上に堆積された半導
体層中に、又は、半導体基板上の絶縁層上に形成された
半導体層中に形成される。このため、その半導体層の結
晶性は、単結晶半導体基板の結晶性に比較して劣るここ
となる。従って、ＴＦＴに於いては、ドレイン領域の接
合リークの問題が、バルク型のＭＯＳ型トランジスタに
於けるよりも、重要となる。特に、ＴＦＴが液晶表示装
置の駆動素子として用いられる場合、通常のＬＳＩに比
べて高い電圧で動作することが要求されるので、トラン
ジスタ特性に及ぼす接合リークの影響は、より大きいも
のとなる。
域及びドレイン領域は、絶縁性基板上に堆積された半導
体層中に、又は、半導体基板上の絶縁層上に形成された
半導体層中に形成される。このため、その半導体層の結
晶性は、単結晶半導体基板の結晶性に比較して劣るここ
となる。従って、ＴＦＴに於いては、ドレイン領域の接
合リークの問題が、バルク型のＭＯＳ型トランジスタに
於けるよりも、重要となる。特に、ＴＦＴが液晶表示装
置の駆動素子として用いられる場合、通常のＬＳＩに比
べて高い電圧で動作することが要求されるので、トラン
ジスタ特性に及ぼす接合リークの影響は、より大きいも
のとなる。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ソース−ド
レイン間及びゲート−ソース間に大きな電圧が印加され
ても、ドレイン領域の接合部分での電界強度が緩和され
、それによって、その部分での接合リーク電流が低減さ
れる半導体装置を提供することにある。
れたものであり、その目的とするところは、ソース−ド
レイン間及びゲート−ソース間に大きな電圧が印加され
ても、ドレイン領域の接合部分での電界強度が緩和され
、それによって、その部分での接合リーク電流が低減さ
れる半導体装置を提供することにある。
【００１１】また、ドレイン領域の接合部分での電界強
度が緩和され、それによって、その部分での接合リーク
電流が低減された半導体装置を簡単に製造することがで
きる製造方法を提供することにある。
度が緩和され、それによって、その部分での接合リーク
電流が低減された半導体装置を簡単に製造することがで
きる製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体層と、該半導体層中に形成された不純物拡散領域
からなるソース領域及びドレイン領域と、該半導体層上
に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたゲート電極とを有する半導体装置であって、該ゲ
ート絶縁膜に於いて該半導体層と該ゲート電極との間に
挟まれた部分は、該ドレイン領域のある側の領域が該ソ
ース領域のある側の領域よりも厚い構成を有しており、
そのことにより上記目的を達成することができる。
半導体層と、該半導体層中に形成された不純物拡散領域
からなるソース領域及びドレイン領域と、該半導体層上
に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたゲート電極とを有する半導体装置であって、該ゲ
ート絶縁膜に於いて該半導体層と該ゲート電極との間に
挟まれた部分は、該ドレイン領域のある側の領域が該ソ
ース領域のある側の領域よりも厚い構成を有しており、
そのことにより上記目的を達成することができる。
【００１３】また、前記ゲート絶縁膜の前記ソース領域
のある側の前記領域は、第１ゲート絶縁膜部分を有し、
該ゲート絶縁膜の前記ドレイン領域のある側の前記領域
は、該第１ゲート絶縁膜部分と、該第１ゲート絶縁膜部
分上に形成された第２ゲート絶縁膜部分とを有し、前記
ゲート電極は、該第１ゲート絶縁膜部分上に形成された
第１ゲート電極部分と、該第２ゲート絶縁膜部分上に形
成された第２ゲート電極部分とを有していてもよい。
のある側の前記領域は、第１ゲート絶縁膜部分を有し、
該ゲート絶縁膜の前記ドレイン領域のある側の前記領域
は、該第１ゲート絶縁膜部分と、該第１ゲート絶縁膜部
分上に形成された第２ゲート絶縁膜部分とを有し、前記
ゲート電極は、該第１ゲート絶縁膜部分上に形成された
第１ゲート電極部分と、該第２ゲート絶縁膜部分上に形
成された第２ゲート電極部分とを有していてもよい。
【００１４】本発明の製造方法は、半導体層と、該半導
体層に形成された不純物拡散領域からなるソース領域及
びドレイン領域を有するする半導体装置の製造方法であ
って、該製造方法は、該半導体層上に第１ゲート絶縁膜
を形成する工程と、該第１ゲート絶縁膜上に第１ゲート
電極を形成する工程と、該第１ゲート絶縁膜上に第２ゲ
ート絶縁膜を形成する工程と、該第２ゲート絶縁膜上に
第２ゲート電極を形成する工程と、該第１ゲート電極及
び該第２ゲート電極をマスクとして、該ソース領域及び
該ドレイン領域を自己整合的に該半導体層中に形成する
工程とを包含しており、そのことにより、上記目的を達
成することがてきる。
体層に形成された不純物拡散領域からなるソース領域及
びドレイン領域を有するする半導体装置の製造方法であ
って、該製造方法は、該半導体層上に第１ゲート絶縁膜
を形成する工程と、該第１ゲート絶縁膜上に第１ゲート
電極を形成する工程と、該第１ゲート絶縁膜上に第２ゲ
ート絶縁膜を形成する工程と、該第２ゲート絶縁膜上に
第２ゲート電極を形成する工程と、該第１ゲート電極及
び該第２ゲート電極をマスクとして、該ソース領域及び
該ドレイン領域を自己整合的に該半導体層中に形成する
工程とを包含しており、そのことにより、上記目的を達
成することがてきる。
【００１５】
【実施例】図１（ｄ）は、本発明の実施例であるＴＦＴ
の断面を模式的に示している。
の断面を模式的に示している。
【００１６】このＴＦＴは、絶縁性基板１上に形成され
た半導体層（層厚、約１００ｎｍ）２を有している。更
に、このＴＦＴは、半導体層２に形成された不純物拡散
領域からなるソース領域５ａ及びドレイン領域５ｂと、
半導体層２上に形成された第１ゲート絶縁膜（膜厚、約
５０ｎｍ）３と、第１ゲート絶縁膜３上に形成された第
１ゲート電極４と、第１ゲート絶縁膜３上に形成された
第２ゲート絶縁膜（膜厚、約１５０ｎｍ）９と、第２ゲ
ート絶縁膜９上に形成された第２ゲート電極１１とを備
えている。
た半導体層（層厚、約１００ｎｍ）２を有している。更
に、このＴＦＴは、半導体層２に形成された不純物拡散
領域からなるソース領域５ａ及びドレイン領域５ｂと、
半導体層２上に形成された第１ゲート絶縁膜（膜厚、約
５０ｎｍ）３と、第１ゲート絶縁膜３上に形成された第
１ゲート電極４と、第１ゲート絶縁膜３上に形成された
第２ゲート絶縁膜（膜厚、約１５０ｎｍ）９と、第２ゲ
ート絶縁膜９上に形成された第２ゲート電極１１とを備
えている。
【００１７】ソース領域５ａは、第１ゲート電極４の両
側の内、第２ゲート電極１１が設けられていない側の半
導体層２に形成されている。ドレイン領域５ｂは、第１
ゲート電極１１の両側の内、第２ゲート電極４が設けら
れている側の半導体層２に形成されている。
側の内、第２ゲート電極１１が設けられていない側の半
導体層２に形成されている。ドレイン領域５ｂは、第１
ゲート電極１１の両側の内、第２ゲート電極４が設けら
れている側の半導体層２に形成されている。
【００１８】このように、本実施例のＴＦＴは、ゲート
絶縁膜のうち半導体層２とゲート電極４及び１１との間
に挟まれた部分に於いて、ドレイン領域５ｂ側のゲート
絶縁膜３及び９が、ソース領域５ａ側のゲート絶縁膜３
よりも厚いという構造を有している。このため、トラン
ジスタの動作中に於いて、ソース−ドレイン間及びゲー
ト−ソース間に大きな電圧が印加されても、ドレイン領
域５ｂの接合部の電界強度が緩和される。この結果、ド
レイン領域５ｂの接合部で発生するリーク電流が低減さ
れる。
絶縁膜のうち半導体層２とゲート電極４及び１１との間
に挟まれた部分に於いて、ドレイン領域５ｂ側のゲート
絶縁膜３及び９が、ソース領域５ａ側のゲート絶縁膜３
よりも厚いという構造を有している。このため、トラン
ジスタの動作中に於いて、ソース−ドレイン間及びゲー
ト−ソース間に大きな電圧が印加されても、ドレイン領
域５ｂの接合部の電界強度が緩和される。この結果、ド
レイン領域５ｂの接合部で発生するリーク電流が低減さ
れる。
【００１９】本実施例のＴＦＴを、例えば、液晶表示装
置の絵素駆動素子として用いる場合、第１ゲート絶縁膜
３の厚さとしては、５０ｎｍから１００ｎｍの範囲にあ
ることが好ましい。また、第２ゲート絶縁膜９の厚さと
しては、１００ｎｍから１５０ｎｍの範囲にあることが
好ましい。
置の絵素駆動素子として用いる場合、第１ゲート絶縁膜
３の厚さとしては、５０ｎｍから１００ｎｍの範囲にあ
ることが好ましい。また、第２ゲート絶縁膜９の厚さと
しては、１００ｎｍから１５０ｎｍの範囲にあることが
好ましい。
【００２０】図１（ａ）〜（ｄ）は、本発明の実施例の
製造方法の各主要工程に於けるＴＦＴの断面を模式的に
示している。以下、図１（ａ）〜（ｄ）を参照しながら
、上記ＴＦＴの製造方法を説明する。
製造方法の各主要工程に於けるＴＦＴの断面を模式的に
示している。以下、図１（ａ）〜（ｄ）を参照しながら
、上記ＴＦＴの製造方法を説明する。
【００２１】まず、半導体層２を絶縁性基板（以下、基
板と称する）１上に形成した後、半導体層２を覆うよう
にして第１ゲート絶縁膜３を基板１上に形成した（図１
（ａ））。
板と称する）１上に形成した後、半導体層２を覆うよう
にして第１ゲート絶縁膜３を基板１上に形成した（図１
（ａ））。
【００２２】本実施例では、半導体層２としてシリコン
層をＣＶＤ法により堆積した。しかし、半導体層２とし
て、他の半導体、例えば化合物半導体からなる層が用い
られても良い。また、その形成方法も、ＣＶＤ法に限ら
れず、他の薄膜堆積方法を用いても良い。
層をＣＶＤ法により堆積した。しかし、半導体層２とし
て、他の半導体、例えば化合物半導体からなる層が用い
られても良い。また、その形成方法も、ＣＶＤ法に限ら
れず、他の薄膜堆積方法を用いても良い。
【００２３】本実施例では、基板１として、石英ガラス
基板を用いた。しかし、基板１としては、他の絶縁性材
料からなる基板、または、導電性材料からなる基板上に
絶縁層が設けられたものを用いても良い。
基板を用いた。しかし、基板１としては、他の絶縁性材
料からなる基板、または、導電性材料からなる基板上に
絶縁層が設けられたものを用いても良い。
【００２４】第１ゲート絶縁膜３を形成した後、通常の
方法により、多結晶シリコンからなる第１ゲート電極４
を第１ゲート絶縁膜３上に形成した（図１（ａ））。第
１ゲート電極４の材料としては、多結晶シリコン、高融
点金属、又は高融点金属シリサイドが、高温のプロセス
に耐えられる高い融点を有している等の観点から好まし
い。また、第１ゲート電極４の構造としては、上記材料
からなる１層構造に限られず、多層構造、例えば、多結
晶シリコン層とシリサイド層とからなる２層構造（ポリ
サイド構造）であっても良い。
方法により、多結晶シリコンからなる第１ゲート電極４
を第１ゲート絶縁膜３上に形成した（図１（ａ））。第
１ゲート電極４の材料としては、多結晶シリコン、高融
点金属、又は高融点金属シリサイドが、高温のプロセス
に耐えられる高い融点を有している等の観点から好まし
い。また、第１ゲート電極４の構造としては、上記材料
からなる１層構造に限られず、多層構造、例えば、多結
晶シリコン層とシリサイド層とからなる２層構造（ポリ
サイド構造）であっても良い。
【００２５】第２ゲート絶縁膜９を第１ゲート絶縁膜３
上に形成した後、図１（ｂ）に示されるように、第１ゲ
ート電極４の所定領域上の第２ゲート絶縁膜中９に、コ
ンタクトホール１０を形成した。
上に形成した後、図１（ｂ）に示されるように、第１ゲ
ート電極４の所定領域上の第２ゲート絶縁膜中９に、コ
ンタクトホール１０を形成した。
【００２６】次に、図１（ｃ）に示されるように、第２
ゲート電極１１を第２ゲート絶縁膜９上に形成した。コ
ンタクトホール１０を介して、第１ゲート電極４と第２
ゲート電極１１とは接触し、電気的に接続された。第２
のゲート電極１１の材料、構造についても、第１のゲー
ト電極４についての上述の記載事項が当てはまる。
ゲート電極１１を第２ゲート絶縁膜９上に形成した。コ
ンタクトホール１０を介して、第１ゲート電極４と第２
ゲート電極１１とは接触し、電気的に接続された。第２
のゲート電極１１の材料、構造についても、第１のゲー
ト電極４についての上述の記載事項が当てはまる。
【００２７】上述の方法によれば、厚さの異なる２つの
部分を有するゲート絶縁膜を容易に形成することができ
た。また、厚さの薄い部分（第１のゲート絶縁膜３）上
に、第１のゲート電極４を形成し、厚さの厚い部分（第
２のゲート絶縁膜９）上に第２のゲート電極１１を形成
することができた。
部分を有するゲート絶縁膜を容易に形成することができ
た。また、厚さの薄い部分（第１のゲート絶縁膜３）上
に、第１のゲート電極４を形成し、厚さの厚い部分（第
２のゲート絶縁膜９）上に第２のゲート電極１１を形成
することができた。
【００２８】第２のゲート電極１１を形成した後、イオ
ン注入法により、第１ゲート電極４及び第２ゲート電極
１１をマスクとして、不純物が半導体層２中に注入され
、不純物注入領域が形成された（図１（ｃ））。不純物
としては、リン（Ｐ）を用いた。本実施例では、イオン
注入のドーズを２×１０１５ｃｍ−２とし、加速エネル
ギを２００ｋｅＶとした。
ン注入法により、第１ゲート電極４及び第２ゲート電極
１１をマスクとして、不純物が半導体層２中に注入され
、不純物注入領域が形成された（図１（ｃ））。不純物
としては、リン（Ｐ）を用いた。本実施例では、イオン
注入のドーズを２×１０１５ｃｍ−２とし、加速エネル
ギを２００ｋｅＶとした。
【００２９】ＣＶＤ法により、層間絶縁膜（膜厚、６０
０ｎｍ）６を堆積した後、アニール工程（９５０℃、３
０分間、窒素雰囲気）を行った。このアニール工程によ
り、不純物注入領域は、ＴＦＴのソース領域５ａ及びド
レイン領域５ｂとなった（図１（ｄ））。
０ｎｍ）６を堆積した後、アニール工程（９５０℃、３
０分間、窒素雰囲気）を行った。このアニール工程によ
り、不純物注入領域は、ＴＦＴのソース領域５ａ及びド
レイン領域５ｂとなった（図１（ｄ））。
【００３０】こうして、ソース領域５ａ及びドレイン領
域５ｂは、第１及び第２のゲート電極４及び１１に対し
て、自己整合的に形成された。より具体的には、ソース
領域５ａは、第１ゲート電極４に対して自己整合的に形
成され、ドレイン領域５ｂは、第２ゲート電極１１に対
して自己整合的に形成された。
域５ｂは、第１及び第２のゲート電極４及び１１に対し
て、自己整合的に形成された。より具体的には、ソース
領域５ａは、第１ゲート電極４に対して自己整合的に形
成され、ドレイン領域５ｂは、第２ゲート電極１１に対
して自己整合的に形成された。
【００３１】コンタクトホール７を層間絶縁膜６中に形
成した後、図１（ｄ）に示されるように、Ａｌ−Ｓｉ配
線８を形成し、本実施例のＴＦＴを作製した。
成した後、図１（ｄ）に示されるように、Ａｌ−Ｓｉ配
線８を形成し、本実施例のＴＦＴを作製した。
【００３２】上述のように、本実施例の半導体装置は、
ＴＦＴであるが、本発明の適用範囲はこれに限定される
ものではない。例えば、半導体層２として、単結晶半導
体基板そのものを用いても良い。その場合、実施例の記
載に於ける「半導体層」の語は、単結晶半導体基板その
ものを指すことになり、「ＴＦＴ」の語は、バルク型の
ＭＯＳ型トランジスタを指すこととなる。半導体層２と
して、単結晶半導体基板を用いると、結晶性に優れた半
導体層を得ることができるため、接合リークの影響は、
ＴＦＴにおける場合より小さい。従って、本発明の構成
によれば、一層の小型化が可能となる。
ＴＦＴであるが、本発明の適用範囲はこれに限定される
ものではない。例えば、半導体層２として、単結晶半導
体基板そのものを用いても良い。その場合、実施例の記
載に於ける「半導体層」の語は、単結晶半導体基板その
ものを指すことになり、「ＴＦＴ」の語は、バルク型の
ＭＯＳ型トランジスタを指すこととなる。半導体層２と
して、単結晶半導体基板を用いると、結晶性に優れた半
導体層を得ることができるため、接合リークの影響は、
ＴＦＴにおける場合より小さい。従って、本発明の構成
によれば、一層の小型化が可能となる。
【００３３】なお、上述の実施例では、第１のゲート電
極４と第２のゲート電極１１とを電気的に接続している
が、これらのゲート電極４及び１１を電気的に絶縁分離
し、各々に対して異なる電位を印加する構成を採用する
ことも可能である。
極４と第２のゲート電極１１とを電気的に接続している
が、これらのゲート電極４及び１１を電気的に絶縁分離
し、各々に対して異なる電位を印加する構成を採用する
ことも可能である。
【００３４】本発明は、リーク電流の低減された小型の
ＴＦＴを提供できるので、近年、開発が著しい液晶表示
装置の駆動素子等の分野に、特に寄与するものである。
ＴＦＴを提供できるので、近年、開発が著しい液晶表示
装置の駆動素子等の分野に、特に寄与するものである。
【００３５】
【発明の効果】このように本発明の半導体装置によれば
、ゲート電極とドレイン領域との距離が、ゲート電極と
ソース領域との距離に比較して増加させられているため
、ドレイン領域の接合部分での電界強度が緩和され、そ
れによって、その部分での接合リーク電流が低減される
。
、ゲート電極とドレイン領域との距離が、ゲート電極と
ソース領域との距離に比較して増加させられているため
、ドレイン領域の接合部分での電界強度が緩和され、そ
れによって、その部分での接合リーク電流が低減される
。
【００３６】また、本発明の製造方法によれば、ゲート
電極とドレイン領域との距離が、ゲート電極とソース領
域との距離よりも大きい構造を簡単に形成することがで
きる。このため、ドレイン領域の接合部分での電界強度
が緩和され、それによって、その部分での接合リーク電
流が低減された半導体装置を簡単に製造することができ
る。
電極とドレイン領域との距離が、ゲート電極とソース領
域との距離よりも大きい構造を簡単に形成することがで
きる。このため、ドレイン領域の接合部分での電界強度
が緩和され、それによって、その部分での接合リーク電
流が低減された半導体装置を簡単に製造することができ
る。
【図１】（ａ）〜（ｄ）は、本発明の実施例を示す断面
図である。
図である。
【図２】（ａ）〜（ｅ）は、従来技術を示す断面図であ
る。
る。
１ 絶縁性基板
２ 半導体層
３ 第１ゲート絶縁膜
４ 第１ゲート電極
５ａ ソース領域
５ｂ ドレイン領域
６ 層間絶縁膜
７ コンタクトホール
８ 配線
９ 第２ゲート絶縁膜
１０ コンタクトホール
１１ 第２ゲート電極
Claims (3)
- 【請求項１】半導体層と、該半導体層中に形成された不
純物拡散領域からなるソース領域及びドレイン領域と、
該半導体層上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたゲート電極とを有する半導体装置で
あって、該ゲート絶縁膜に於いて該半導体層と該ゲート
電極との間に挟まれた部分は、該ドレイン領域のある側
の領域が該ソース領域のある側の領域よりも厚い構成を
有している半導体装置。 - 【請求項２】前記ゲート絶縁膜の前記ソース領域のある
側の前記領域は、第１ゲート絶縁膜部分を有し、該ゲー
ト絶縁膜の前記ドレイン領域のある側の前記領域は、該
第１ゲート絶縁膜部分と、該第１ゲート絶縁膜部分上に
形成された第２ゲート絶縁膜部分とを有し、前記ゲート
電極は、該第１ゲート絶縁膜部分上に形成された第１ゲ
ート電極部分と、該第２ゲート絶縁膜部分上に形成され
た第２ゲート電極部分とを有する請求項１に記載の半導
体装置。 - 【請求項３】半導体層と、該半導体層に形成された不純
物拡散領域からなるソース領域及びドレイン領域を有す
るする半導体装置の製造方法であって、該製造方法は、
該半導体層上に第１ゲート絶縁膜を形成する工程と、該
第１ゲート絶縁膜上に第１ゲート電極を形成する工程と
、 該第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工
程と、 該第２ゲート絶縁膜上に第２ゲート電極を形成する工程
と 該第１ゲート電極及び該第２ゲート電極をマスクとして
、該ソース領域及び該ドレイン領域を自己整合的に該半
導体層中に形成する工程と、を包含している半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401679A JP2638685B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401679A JP2638685B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04214672A true JPH04214672A (ja) | 1992-08-05 |
| JP2638685B2 JP2638685B2 (ja) | 1997-08-06 |
Family
ID=18511516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401679A Expired - Lifetime JP2638685B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638685B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888375A (ja) * | 1994-09-13 | 1996-04-02 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121979A (ja) * | 1982-12-28 | 1984-07-14 | Nec Corp | 高耐圧絶縁ゲ−ト型半導体装置 |
| JPS59184566A (ja) * | 1983-04-04 | 1984-10-19 | Nec Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS63114264A (ja) * | 1986-10-31 | 1988-05-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03108374A (ja) * | 1989-09-21 | 1991-05-08 | Sony Corp | ポリシリコン薄膜トランジスタ |
-
1990
- 1990-12-12 JP JP2401679A patent/JP2638685B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121979A (ja) * | 1982-12-28 | 1984-07-14 | Nec Corp | 高耐圧絶縁ゲ−ト型半導体装置 |
| JPS59184566A (ja) * | 1983-04-04 | 1984-10-19 | Nec Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS63114264A (ja) * | 1986-10-31 | 1988-05-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03108374A (ja) * | 1989-09-21 | 1991-05-08 | Sony Corp | ポリシリコン薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888375A (ja) * | 1994-09-13 | 1996-04-02 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638685B2 (ja) | 1997-08-06 |
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