JPH03108914A - アナログ／ディジタル変換器 - Google Patents
アナログ／ディジタル変換器Info
- Publication number
- JPH03108914A JPH03108914A JP1246683A JP24668389A JPH03108914A JP H03108914 A JPH03108914 A JP H03108914A JP 1246683 A JP1246683 A JP 1246683A JP 24668389 A JP24668389 A JP 24668389A JP H03108914 A JPH03108914 A JP H03108914A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、いわゆるデルタ・シグマ変調方式のオーバ
サンプリング型アナログ／ディジタル変換器に関するも
のである。
サンプリング型アナログ／ディジタル変換器に関するも
のである。
アナログ／ディジタル変換（以下ｒ Ａ ／ Ｄ 変換
」という、）器には、逐次比較型、追従比較型、二重積
分型などの数種類のものが従来から用いられているが、
たとえばビデオ信号の処理などのためには、並列型のＡ
／Ｄ変換器が優れている。並列型のＡ／Ｄ変換器は、ｎ
ビットの量子化を行うのに（２’−１）個の比較器を用
意し、各比較器に与えた各基準電圧と入力端子とを比較
し、その比較結果をデコーダによりディジタル信号とし
て出力させるようにしたものである。この並列型Ａ／Ｄ
変換器は他の種類のＡ／Ｄ、変換器に比較して変換速度
が速く、高速化に適しているが、多数の比較器を必要と
するため素子数が増大するという問題とともに、変換精
度を高めることが困難であるという問題がある。
」という、）器には、逐次比較型、追従比較型、二重積
分型などの数種類のものが従来から用いられているが、
たとえばビデオ信号の処理などのためには、並列型のＡ
／Ｄ変換器が優れている。並列型のＡ／Ｄ変換器は、ｎ
ビットの量子化を行うのに（２’−１）個の比較器を用
意し、各比較器に与えた各基準電圧と入力端子とを比較
し、その比較結果をデコーダによりディジタル信号とし
て出力させるようにしたものである。この並列型Ａ／Ｄ
変換器は他の種類のＡ／Ｄ、変換器に比較して変換速度
が速く、高速化に適しているが、多数の比較器を必要と
するため素子数が増大するという問題とともに、変換精
度を高めることが困難であるという問題がある。
これに対して、使用する素子に高い精度を必要とせず、
したがって変換精度の向上に有利なＡ／Ｄ変換器として
、オーバサンプリング型Ａ／Ｄ変換器がある（たとえば
日経エレクトロニクス Ｎα４４７ （１９８８，５，
１６）第１６５頁）。−船釣なＡ／Ｄ変換器のサンプリ
ング周波数は入力信号の周波数帯域の３倍程度に設定さ
れているのであるが、オーバサンプリング型Ａ／Ｄ変換
器では入力信号周波数帯域の数倍以上の高いサンプリン
グ周波数が設定され、これによってＡ／Ｄ変換器を構成
する素子の精度によらずに高精度な変換を可能にしてい
る。
したがって変換精度の向上に有利なＡ／Ｄ変換器として
、オーバサンプリング型Ａ／Ｄ変換器がある（たとえば
日経エレクトロニクス Ｎα４４７ （１９８８，５，
１６）第１６５頁）。−船釣なＡ／Ｄ変換器のサンプリ
ング周波数は入力信号の周波数帯域の３倍程度に設定さ
れているのであるが、オーバサンプリング型Ａ／Ｄ変換
器では入力信号周波数帯域の数倍以上の高いサンプリン
グ周波数が設定され、これによってＡ／Ｄ変換器を構成
する素子の精度によらずに高精度な変換を可能にしてい
る。
このようなオーバサンプリング型Ａ／Ｄ変換器において
、いわゆるデルタ・シグマ変調方式を用いたものの基本
的な構成は第２図に示されている。
、いわゆるデルタ・シグマ変調方式を用いたものの基本
的な構成は第２図に示されている。
入力端子ＩＮからのアナログ入力信号は先ず加算器２１
に与えられる。加算器２１の出力は積分器２２に与えら
れ、この積分器２２の出力は比較器２３（１ビツトのＡ
／Ｄ変換器として機能する。）で１ビツトのディジタル
信号に変換される。比較器２３の出力は遅延回路２４で
１サンプル周期だけ遅延された後にディジタル／アナロ
グ変換（以下ｒＤ／Ａ変換」という、）器２５でアナロ
グ信号に変換されて前記加算器２１に帰還される。この
加算器２１では、入力端子ＩＮからの入力信号とＤ／Ａ
変換器２５から帰還された信号との差が演算される。
に与えられる。加算器２１の出力は積分器２２に与えら
れ、この積分器２２の出力は比較器２３（１ビツトのＡ
／Ｄ変換器として機能する。）で１ビツトのディジタル
信号に変換される。比較器２３の出力は遅延回路２４で
１サンプル周期だけ遅延された後にディジタル／アナロ
グ変換（以下ｒＤ／Ａ変換」という、）器２５でアナロ
グ信号に変換されて前記加算器２１に帰還される。この
加算器２１では、入力端子ＩＮからの入力信号とＤ／Ａ
変換器２５から帰還された信号との差が演算される。
比較器２３は入力信号の周波数の数１０〜数１００倍の
周波数を有するクロック信号に基づいて比較動作を行う
。そして積分器２２の出力が成る一定の値よりも小さい
場合にはデータ「１」を出力し、このデータ「１」が遅
延回路２４で１サンプル周期（サンプリング周波数は比
較器２３に与えられるクロック信号により規定される。
周波数を有するクロック信号に基づいて比較動作を行う
。そして積分器２２の出力が成る一定の値よりも小さい
場合にはデータ「１」を出力し、このデータ「１」が遅
延回路２４で１サンプル周期（サンプリング周波数は比
較器２３に与えられるクロック信号により規定される。
）だけ遅延されてＤ／Ａ変換器２５から加算器２１に入
力されると、積分器２２の出力電圧は僅かに増加する。
力されると、積分器２２の出力電圧は僅かに増加する。
逆に積分器２２の出力が前記一定の値よりも大きければ
比較器２３はデータ「０」を出力し、この結集積分器２
２の出力電圧は僅かに減少することとなる。このように
して加算器２１．積分器２２比較器２３．遅延回路２４
およびＤ／Ａ変換器２５により構成した負帰還回路は、
積分器２２の出力が０になるように動作し、そのように
して比較器２３からディジタル密度変調信号を出力させ
る。
比較器２３はデータ「０」を出力し、この結集積分器２
２の出力電圧は僅かに減少することとなる。このように
して加算器２１．積分器２２比較器２３．遅延回路２４
およびＤ／Ａ変換器２５により構成した負帰還回路は、
積分器２２の出力が０になるように動作し、そのように
して比較器２３からディジタル密度変調信号を出力させ
る。
比較器２３からのディジタル信号には、この比較器２３
において生じる大きな量子化雑音のために、大きな高周
波成分のノイズが含まれており、この高周波成分のノイ
ズがディジタルフィルタ２５ａ、２６ｂで除去される。
において生じる大きな量子化雑音のために、大きな高周
波成分のノイズが含まれており、この高周波成分のノイ
ズがディジタルフィルタ２５ａ、２６ｂで除去される。
ディジタルフィルタ２６ａ、２６ｂはデシメーションフ
ィルタとも言われ、高いレートで入力されるディジタル
データを間引き、標準的なサンプリング周期のデータに
変換する働きを有している。比較器２３からの信号はデ
ィジタルフィルタ２６ａにおけるフィルタリングにより
中間のレートのディジクルデータに平均化され、さらに
２段目のディジタルフィルタ２６ｂにおけるフィルタリ
ングによって必要なレートのディジタルデータに平均化
されて出力端子○ＵＴに導出される。
ィルタとも言われ、高いレートで入力されるディジタル
データを間引き、標準的なサンプリング周期のデータに
変換する働きを有している。比較器２３からの信号はデ
ィジタルフィルタ２６ａにおけるフィルタリングにより
中間のレートのディジクルデータに平均化され、さらに
２段目のディジタルフィルタ２６ｂにおけるフィルタリ
ングによって必要なレートのディジタルデータに平均化
されて出力端子○ＵＴに導出される。
このようなＡ／Ｄ変換器では、構成要素である素子の精
度が低くても高い精度のＡ／Ｄ変換が実現され、かつ通
常の逐次比較型Ａ／Ｄ変換器のように高速化が困難なサ
ンプル・ホールド回路を必要としないという利点がある
。
度が低くても高い精度のＡ／Ｄ変換が実現され、かつ通
常の逐次比較型Ａ／Ｄ変換器のように高速化が困難なサ
ンプル・ホールド回路を必要としないという利点がある
。
しかしながら、上述のようなＡ／Ｄ変換器では、入力端
子ＩＮからのアナログ入力信号の周波数の１００倍以上
のサンプリング周波数が必要であるので、音声などの低
い周波数帯域の信号をＡ／Ｄ変換する場合には最適であ
るが、たとえばビデオ信号などのように高い周波数帯域
の信号のＡ／Ｄ変換を行うためには、ディジタルフィル
タ２６ａ。
子ＩＮからのアナログ入力信号の周波数の１００倍以上
のサンプリング周波数が必要であるので、音声などの低
い周波数帯域の信号をＡ／Ｄ変換する場合には最適であ
るが、たとえばビデオ信号などのように高い周波数帯域
の信号のＡ／Ｄ変換を行うためには、ディジタルフィル
タ２６ａ。
２６ｂに非常に高い周波数のクロック信号を与えて高速
に動作させる必要があり、このため実現が難しいという
問題がある。さらにディジタルフィルタ２６ａ、２６ｂ
は比較的大規模なものとなってしまうため半導体集積化
を図る必要があるが、反面、半導体集積化に伴って動作
速度の劣化を招くという問題がある。
に動作させる必要があり、このため実現が難しいという
問題がある。さらにディジタルフィルタ２６ａ、２６ｂ
は比較的大規模なものとなってしまうため半導体集積化
を図る必要があるが、反面、半導体集積化に伴って動作
速度の劣化を招くという問題がある。
この発明の目的は、上述の技術的課題を解決し、高い周
波数のアナログ信号のディジタル信号への変換が良好に
行われるようにしたアナログ／ディジタル変換器を提供
することである。
波数のアナログ信号のディジタル信号への変換が良好に
行われるようにしたアナログ／ディジタル変換器を提供
することである。
この発明のアナログ／ディジクル変換器は、いわゆるデ
ルタ・シグマ変調方式のオーバサンプリング型アナログ
／ディジタル変換器において、比較器の出力をアナログ
／ディジタル変換のサンプリング周期よりも長い所定の
周期で計数するカウンタを備えたことを特徴とする。
ルタ・シグマ変調方式のオーバサンプリング型アナログ
／ディジタル変換器において、比較器の出力をアナログ
／ディジタル変換のサンプリング周期よりも長い所定の
周期で計数するカウンタを備えたことを特徴とする。
（作用〕
この発明の構成によれば、アナログ入力信号をデジタル
密度変調した信号となる比較器の出力を、カウンタによ
りアナログ／ディジタル変換のサンプリング周期よりも
長い所定の周期で計数させるようにして、このカウンタ
で比較器出力を間引いて平均化する処理を行わせるよう
にしている。
密度変調した信号となる比較器の出力を、カウンタによ
りアナログ／ディジタル変換のサンプリング周期よりも
長い所定の周期で計数させるようにして、このカウンタ
で比較器出力を間引いて平均化する処理を行わせるよう
にしている。
これにより、ディジタルフィルタを用いることなく比較
器からの高いレートの信号を低いレートのディジタルデ
ータとすることができるので、たとえばビデオ信号など
のように高い周波数の信号のアナログ／ディジタル変換
を行う場合であっても、高速動作が必要なディジタルフ
ィルタが必要とされることはなく、高速なカウンタが必
要とされるに過ぎないので、そのような高い周波数の信
号のアナログ／ディジタル変換が良好に行わ゛れる。
器からの高いレートの信号を低いレートのディジタルデ
ータとすることができるので、たとえばビデオ信号など
のように高い周波数の信号のアナログ／ディジタル変換
を行う場合であっても、高速動作が必要なディジタルフ
ィルタが必要とされることはなく、高速なカウンタが必
要とされるに過ぎないので、そのような高い周波数の信
号のアナログ／ディジタル変換が良好に行わ゛れる。
しかも、カウンタは高速動作をさせることが比較的容易
であり、また半導体集積化も容易であるので、アナログ
／ディジタル変換器の半導体集積化を有利に行うことが
できる。
であり、また半導体集積化も容易であるので、アナログ
／ディジタル変換器の半導体集積化を有利に行うことが
できる。
また、アナログ／ディジタル変換のためのサンプリング
周波数を高い値としても、比較器の後段のカウンタの計
数動作は良好に行わせることができ、またこのカウンタ
の後段にディジタルフィルタを設ける場合でも、このデ
ィジタルフィルタは比較的低い周波数のクロック信号に
より良好に動作させることができるので、高速でかつ高
精度のアナログ／ディジタル変換器を実現することがで
きるようになる。
周波数を高い値としても、比較器の後段のカウンタの計
数動作は良好に行わせることができ、またこのカウンタ
の後段にディジタルフィルタを設ける場合でも、このデ
ィジタルフィルタは比較的低い周波数のクロック信号に
より良好に動作させることができるので、高速でかつ高
精度のアナログ／ディジタル変換器を実現することがで
きるようになる。
第１図はこの発明の一実施例のＡ／Ｄ変換器の基本的な
構成を示すブロック図である。この第１図において、前
述の第２図に示された各部に対応する部分には同一の参
照符号を付して示す、この実施例では比較器２３からの
ディジタル密度変調信号がカウンタ１で計数される。こ
の計数動作はＡ／Ｄ変換のサンプリング周期よりも長い
所定の周期で行われる。この所定の周期毎の計数値はデ
ィジタルフィルタ２に与えられる。
構成を示すブロック図である。この第１図において、前
述の第２図に示された各部に対応する部分には同一の参
照符号を付して示す、この実施例では比較器２３からの
ディジタル密度変調信号がカウンタ１で計数される。こ
の計数動作はＡ／Ｄ変換のサンプリング周期よりも長い
所定の周期で行われる。この所定の周期毎の計数値はデ
ィジタルフィルタ２に与えられる。
第２図に示された従来の構成では、初段のディジタルフ
ィルタ２６ａにおいて、高い入力レートのディジタルデ
ータを間引いて中間のレートのディジタルデータとする
処理を行っているが、この間引く周期で比較器２３の出
力を計数させることによって、カウンタ１で第２図のデ
ィジタルフィルタ２６ａと同様の働きを行わせることが
でき、このようにしてカウンタｌからは平均化フィルタ
リングを行ったと等価で、しかも中間のサンプリング周
波数に変換されたディジタルデータが出力される。
ィルタ２６ａにおいて、高い入力レートのディジタルデ
ータを間引いて中間のレートのディジタルデータとする
処理を行っているが、この間引く周期で比較器２３の出
力を計数させることによって、カウンタ１で第２図のデ
ィジタルフィルタ２６ａと同様の働きを行わせることが
でき、このようにしてカウンタｌからは平均化フィルタ
リングを行ったと等価で、しかも中間のサンプリング周
波数に変換されたディジタルデータが出力される。
この中間のサンプリング周波数のディジタルデータはデ
ィジタルフィルタ２に与えられて、必要なレートのディ
ジタルデータを得るための平均化フィルタリングが施さ
れる。
ィジタルフィルタ２に与えられて、必要なレートのディ
ジタルデータを得るための平均化フィルタリングが施さ
れる。
−ａにカウンタは、ディジタルフィルタなどに比較して
、半導体集積化されても高速化を図ることが容易であり
、また少ない回路素子により構成することができる。し
たがって、入力端子ＩＮからビデオ信号などのような高
い周波数の信号を入力して、この高周波信号のＡ／Ｄ変
換を行わせる場合でも、カウンタ１であれば容易に対応
することがてきる。また、カウンタ１の後段に接続した
ディジタルフィルタ２には、カウンタ１からの中間のサ
ンプリング周波数のデータが入力されるので、たとえ入
力信号ＩＮからビデオ信号などの高い周波数の信号が入
力される場合であっても、比較的低いクロック信号によ
りそのフィルタ動作を良好に行わせることができる。
、半導体集積化されても高速化を図ることが容易であり
、また少ない回路素子により構成することができる。し
たがって、入力端子ＩＮからビデオ信号などのような高
い周波数の信号を入力して、この高周波信号のＡ／Ｄ変
換を行わせる場合でも、カウンタ１であれば容易に対応
することがてきる。また、カウンタ１の後段に接続した
ディジタルフィルタ２には、カウンタ１からの中間のサ
ンプリング周波数のデータが入力されるので、たとえ入
力信号ＩＮからビデオ信号などの高い周波数の信号が入
力される場合であっても、比較的低いクロック信号によ
りそのフィルタ動作を良好に行わせることができる。
このようにこの実施例によれば、高速で入力されるディ
ジタルデータを高速処理が容易なカウンタｌにより処理
して、中間のサンプリング周波数を有するデータに変換
した後に、この中間のサンプリング周波数のデータをさ
らにディジタルフィルタ２で平均化フィルタリングを行
って必要なレートのディジタルデータを得るようにして
いるので、ビデオ帯域などの高い周波数の信号のＡ／Ｄ
変換を行う場合にも、Ａ／Ｄ変換処理を良好に行わせる
ことができるとともに、その半導体集積化も有利に行う
ことができる。
ジタルデータを高速処理が容易なカウンタｌにより処理
して、中間のサンプリング周波数を有するデータに変換
した後に、この中間のサンプリング周波数のデータをさ
らにディジタルフィルタ２で平均化フィルタリングを行
って必要なレートのディジタルデータを得るようにして
いるので、ビデオ帯域などの高い周波数の信号のＡ／Ｄ
変換を行う場合にも、Ａ／Ｄ変換処理を良好に行わせる
ことができるとともに、その半導体集積化も有利に行う
ことができる。
また、サンプリング周波数によらずにディジタルフィル
タ２は比較的低いクロック周波数で動作させることがで
きるので、Ａ／Ｄ変換のサンプリング周波数を高くする
ことが可能となり、これによりグラニュラ雑音や勾配過
負荷雑音を小さく抑えることができ、したがって高速か
つ高精度のＡ／Ｄ変換器が実現されるようになる。
タ２は比較的低いクロック周波数で動作させることがで
きるので、Ａ／Ｄ変換のサンプリング周波数を高くする
ことが可能となり、これによりグラニュラ雑音や勾配過
負荷雑音を小さく抑えることができ、したがって高速か
つ高精度のＡ／Ｄ変換器が実現されるようになる。
前述の実施例では、カウンタを１つ用いた例を示したが
、１つの力ηンタでは計数速度が追いつかない場合には
複数個のカウンタを並列に使用してもよい。
、１つの力ηンタでは計数速度が追いつかない場合には
複数個のカウンタを並列に使用してもよい。
また、カウンタのリセットを次のカウント開始までに完
了させることができない場合にも同様に複数個のカウン
タを用い、成るカウンタのリセットを行う期間には他の
カウンタで計数を行わせるようにすれば、充分なリセッ
ト時間を確保してＡ／Ｄ変換を良好に行わせることがで
きる。もちろん、次段に接続されるディジタルフィルタ
へのデータが丸められて出力される場合には間引き周期
よりも短い周期で計数を行ってリセットをかけてもよい
、この場合には１個のカウンタが必要とされるに過ぎな
い。
了させることができない場合にも同様に複数個のカウン
タを用い、成るカウンタのリセットを行う期間には他の
カウンタで計数を行わせるようにすれば、充分なリセッ
ト時間を確保してＡ／Ｄ変換を良好に行わせることがで
きる。もちろん、次段に接続されるディジタルフィルタ
へのデータが丸められて出力される場合には間引き周期
よりも短い周期で計数を行ってリセットをかけてもよい
、この場合には１個のカウンタが必要とされるに過ぎな
い。
以上のようにこの発明のアナログ／ディジタル変換器に
よれば、カウンタにより比較器出力を間引いて平均化す
る処理を行わせるようにしているので、ディジタルフィ
ルタを用いることなく比較器からの高いレートの信号を
低いレートのディジタルデータとすることができる。こ
れによりたとえばビデオ信号などのように高い周波数の
信号のアナログ／ディジタル変換を行う場合であっても
、高速動作が必要なディジタルフィルタが必要とされる
ことはなく、高速なカウンタが必要とされるに過ぎない
ので、そのような高い周波数の信号のアナログ／ディジ
タル変換が良好に行われる。しかもカウンタは、初段は
高速動作するが後段になるに従って２ずつ低速となって
いくため、高速動作をさせることが比較的容易であり、
また半導体集積化も容易であるので、アナログ／ディジ
タル変換器の半導体集積化を有利に行うことができる。
よれば、カウンタにより比較器出力を間引いて平均化す
る処理を行わせるようにしているので、ディジタルフィ
ルタを用いることなく比較器からの高いレートの信号を
低いレートのディジタルデータとすることができる。こ
れによりたとえばビデオ信号などのように高い周波数の
信号のアナログ／ディジタル変換を行う場合であっても
、高速動作が必要なディジタルフィルタが必要とされる
ことはなく、高速なカウンタが必要とされるに過ぎない
ので、そのような高い周波数の信号のアナログ／ディジ
タル変換が良好に行われる。しかもカウンタは、初段は
高速動作するが後段になるに従って２ずつ低速となって
いくため、高速動作をさせることが比較的容易であり、
また半導体集積化も容易であるので、アナログ／ディジ
タル変換器の半導体集積化を有利に行うことができる。
また、アナログ／ディジタル変換のためのサンプリング
周波数を高い値としても、比較器の後段のカウンタの計
数動作は良好に行わせることができ、またこのカウンタ
の後段にディジタルフィルタを設ける場合でも、このデ
ィジタルフィルタは比較的低い周波数のクロック信号に
より良好に動作させることができるので、高速でかつ高
精度のアナログ／ディジタル変換器を実現することがで
きるようになる。
周波数を高い値としても、比較器の後段のカウンタの計
数動作は良好に行わせることができ、またこのカウンタ
の後段にディジタルフィルタを設ける場合でも、このデ
ィジタルフィルタは比較的低い周波数のクロック信号に
より良好に動作させることができるので、高速でかつ高
精度のアナログ／ディジタル変換器を実現することがで
きるようになる。
第１図はこの発明の一実施例のアナログ／ディジタル変
換器の基本的な構成を示すブロック図、第２図は従来技
術の基本的な構成を示すブロック図である。 １・・・カウンタ、２・・・ディジタルフィルタ、２１
・・・加算器、２２・・・積分器、２３・・・比較器、
２５・・・Ｄ／Ａ変換器
換器の基本的な構成を示すブロック図、第２図は従来技
術の基本的な構成を示すブロック図である。 １・・・カウンタ、２・・・ディジタルフィルタ、２１
・・・加算器、２２・・・積分器、２３・・・比較器、
２５・・・Ｄ／Ａ変換器
Claims (1)
- 【特許請求の範囲】 アナログ信号が入力される加算器と、この加算器の出力
が与えられる積分器と、この積分器の出力が与えられる
比較器と、この比較器の出力をディジタル／アナログ変
換して前記加算器に負帰還させるディジタル／アナログ
変換器とを有するオーバサンプリング型のアナログ／デ
ィジタル変換器において、 サンプリング周期よりも長い所定の周期で前記比較器出
力を計数するカウンタを備えたことを特徴とするアナロ
グ／ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246683A JPH03108914A (ja) | 1989-09-22 | 1989-09-22 | アナログ／ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246683A JPH03108914A (ja) | 1989-09-22 | 1989-09-22 | アナログ／ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108914A true JPH03108914A (ja) | 1991-05-09 |
Family
ID=17152068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246683A Pending JPH03108914A (ja) | 1989-09-22 | 1989-09-22 | アナログ／ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243620A (ja) * | 2006-03-08 | 2007-09-20 | Toyota Motor Corp | Δς型ａｄ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636920A (ja) * | 1986-06-26 | 1988-01-12 | Fujitsu Ltd | デルタ・シグマ・アナログ・デジタル変換器 |
| JPH01233920A (ja) * | 1988-03-15 | 1989-09-19 | Toshiba Corp | 非線形ａ／ｄ変換回路及び非線形ａ／ｄ変換方法 |
-
1989
- 1989-09-22 JP JP1246683A patent/JPH03108914A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636920A (ja) * | 1986-06-26 | 1988-01-12 | Fujitsu Ltd | デルタ・シグマ・アナログ・デジタル変換器 |
| JPH01233920A (ja) * | 1988-03-15 | 1989-09-19 | Toshiba Corp | 非線形ａ／ｄ変換回路及び非線形ａ／ｄ変換方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243620A (ja) * | 2006-03-08 | 2007-09-20 | Toyota Motor Corp | Δς型ａｄ変換器 |
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