JPH03109618A - マイクロプロセッサの駆動装置 - Google Patents
マイクロプロセッサの駆動装置Info
- Publication number
- JPH03109618A JPH03109618A JP1246262A JP24626289A JPH03109618A JP H03109618 A JPH03109618 A JP H03109618A JP 1246262 A JP1246262 A JP 1246262A JP 24626289 A JP24626289 A JP 24626289A JP H03109618 A JPH03109618 A JP H03109618A
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- JP
- Japan
- Prior art keywords
- microprocessor
- microprocessors
- clock
- power consumption
- cpu
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電源を共通にした複数のマイクロプロセッサ
を用いる電子機器に使用して好適なマイクロプロセッサ
の駆動装置に関する。
を用いる電子機器に使用して好適なマイクロプロセッサ
の駆動装置に関する。
［従来の技術］
一般に、マイクロプロセッサの消費電力波形番よその周
辺回路の構成によって決まっており、同一回路構成のも
のであれば入力クロック信号１こ対してほぼ同一タイミ
ングで消費電力が変化する。このため、入力クロック信
号に対して内部動作のタイミングが同一の複数のマイク
ロプロセッサを有するものにおいて、各マイクロプロセ
ッサの電源およびクロックを共通にすると、各マイクロ
プロセッサの消費電力はほぼ同一タイミングで変化する
ので、その変化の割合が増幅されて大きなものとなる。
辺回路の構成によって決まっており、同一回路構成のも
のであれば入力クロック信号１こ対してほぼ同一タイミ
ングで消費電力が変化する。このため、入力クロック信
号に対して内部動作のタイミングが同一の複数のマイク
ロプロセッサを有するものにおいて、各マイクロプロセ
ッサの電源およびクロックを共通にすると、各マイクロ
プロセッサの消費電力はほぼ同一タイミングで変化する
ので、その変化の割合が増幅されて大きなものとなる。
［発明が解決しようとする課題］
このように、消費電力の変化の割合が増幅されて大きな
ものになると、共通電源のピーク電流に余裕がない場合
等は電力が不足してマイクロプロセッサの動作に影響を
きたすことがある。
ものになると、共通電源のピーク電流に余裕がない場合
等は電力が不足してマイクロプロセッサの動作に影響を
きたすことがある。
そこで本発明は、電源が共通で、かつ入力クロック信号
に対して内部動作のタイミングが同一の複数のマイクロ
プロセッサにおいて、各マイクロプロセッサの動作タイ
ミングをずらすことにより消費電力の平均化をはかり得
、各マイクロプロセッサを安定に動作できるマイクロプ
ロセッサの駆動装置を提供しようとするものである。
に対して内部動作のタイミングが同一の複数のマイクロ
プロセッサにおいて、各マイクロプロセッサの動作タイ
ミングをずらすことにより消費電力の平均化をはかり得
、各マイクロプロセッサを安定に動作できるマイクロプ
ロセッサの駆動装置を提供しようとするものである。
［課題を解決するための手段］
本発明は、電源が共通で、かつ入力クロック信号に対し
て内部動作のタイミングが同一の複数のマイクロプロセ
ッサの駆動装置において、クロック発生器にて発生され
たクロック信号を各マイクロプロセッサ毎に位相をずら
して供給するようにしたものである。
て内部動作のタイミングが同一の複数のマイクロプロセ
ッサの駆動装置において、クロック発生器にて発生され
たクロック信号を各マイクロプロセッサ毎に位相をずら
して供給するようにしたものである。
［作用］
このような手段を講じたことにより、各マイクロプロセ
ッサの動作タイミングが常にずれるので、消費電力が増
幅されることなく平均化される。
ッサの動作タイミングが常にずれるので、消費電力が増
幅されることなく平均化される。
［実施例］
以下、本発明の一実施例を図面を参照しながら説明する
。
。
第１図はこの実施例のブロック図である。同図において
１および２はマイクロプロセッサとしてのＣＰＵ （中
央処理装置）であって、両ＣＰＵＩ。
１および２はマイクロプロセッサとしてのＣＰＵ （中
央処理装置）であって、両ＣＰＵＩ。
２とも電源Ｅを共通にじており、かつ周辺回路が同一構
成で人力クロック信号に対する内部動作タイミングが同
一となっている。
成で人力クロック信号に対する内部動作タイミングが同
一となっている。
３は上記側ＣＰＵ１．２にクロック信号ＣＬＫを供給す
るためのクロック発生器であって、このクロック発生器
３の信号出力端子ｏｕｔと一方のＣＰＵＩのクロック入
力端子ｃｋｌとは信号線４によって直接接続され、上記
信号出力端子ｏｕｔと他方のＣＰＵ２のクロック入力端
子ｃｋ２とは信号線５および位相変換器６を介して接続
されている。
るためのクロック発生器であって、このクロック発生器
３の信号出力端子ｏｕｔと一方のＣＰＵＩのクロック入
力端子ｃｋｌとは信号線４によって直接接続され、上記
信号出力端子ｏｕｔと他方のＣＰＵ２のクロック入力端
子ｃｋ２とは信号線５および位相変換器６を介して接続
されている。
上記位相変換器６はクロック発生器３にて発生されたク
ロック信号ＣＬＫの位相を１８０度変換して上記他方の
ＣＰＵ２のクロック入力端子ｃｋ２に供給するものであ
る。ここで上記クロック発生器３゜位相変換器６および
信号線４，５により２つのＣＰＵＩ、２に対する駆動装
置を構成１５ている。
ロック信号ＣＬＫの位相を１８０度変換して上記他方の
ＣＰＵ２のクロック入力端子ｃｋ２に供給するものであ
る。ここで上記クロック発生器３゜位相変換器６および
信号線４，５により２つのＣＰＵＩ、２に対する駆動装
置を構成１５ている。
次に、このように構成された本実施例の動作を第２図の
タイミング図を用いて説明する。クロック発生器３から
デユーティ５０％の方形波として発生されたクロック信
号ＣＬＫは、信号線４を通じて一方のＣＰＵＩのクロッ
ク入力端子Ｃｋｌに供給される。これにより、ＣＰＵＩ
はクロック人力から一定のタイミング（時間Ｔ）で動作
して電力を消費する。その結果、ＣＰＵＩには第２図に
示すタイミングで共通電源Ｅからの電流１１が流れる。
タイミング図を用いて説明する。クロック発生器３から
デユーティ５０％の方形波として発生されたクロック信
号ＣＬＫは、信号線４を通じて一方のＣＰＵＩのクロッ
ク入力端子Ｃｋｌに供給される。これにより、ＣＰＵＩ
はクロック人力から一定のタイミング（時間Ｔ）で動作
して電力を消費する。その結果、ＣＰＵＩには第２図に
示すタイミングで共通電源Ｅからの電流１１が流れる。
一方、上記クロック信号ＣＬＫは信号線５を通じて位相
変換器６に与えられ、ここで位相が１８０度変換されて
他方のＣＰＵ２のクロック入力端子ｃｋ２に供給される
。これにより、ＣＰＵ２はクロック入力から前記ＣＰＵ
Ｉと同一の一定タイミング（時間Ｔ）で動作して電力を
消費する。その結果、ＣＰＵ２には第２図に示すタイミ
ングで共通電源Ｅからの電流Ｉ２が流れる。
変換器６に与えられ、ここで位相が１８０度変換されて
他方のＣＰＵ２のクロック入力端子ｃｋ２に供給される
。これにより、ＣＰＵ２はクロック入力から前記ＣＰＵ
Ｉと同一の一定タイミング（時間Ｔ）で動作して電力を
消費する。その結果、ＣＰＵ２には第２図に示すタイミ
ングで共通電源Ｅからの電流Ｉ２が流れる。
したがって、一方のＣＰＵＩに対する信号１１と他方の
ＣＰＵ２に対する信号Ｉ２との和（１１＋Ｉ２）は第２
図に示すようになり、この加算信号１１＋１２のピーク
値はＣＰＵＩまたはＣＰＵ２が単独で動作したときの信
号ピーク値と変わらない。故に、システム全体の消費電
力の変化が低い方向に平均化され、変化の割合が増幅さ
れて大きな変化をもたらすおそれがなくなる。その結果
、共通′電源Ｅのピーク電流に余裕がな（消費電力の大
きな変化に対応できないものであっても常に安定な電力
が得られ、ＣＰＵの動作に影響を及ぼすおそれがなくな
る。換言すれば、ピーク電流の小さな電源であっても各
ＣＰＵの共通電源として使用できるようになり、実用性
を高め得る。
ＣＰＵ２に対する信号Ｉ２との和（１１＋Ｉ２）は第２
図に示すようになり、この加算信号１１＋１２のピーク
値はＣＰＵＩまたはＣＰＵ２が単独で動作したときの信
号ピーク値と変わらない。故に、システム全体の消費電
力の変化が低い方向に平均化され、変化の割合が増幅さ
れて大きな変化をもたらすおそれがなくなる。その結果
、共通′電源Ｅのピーク電流に余裕がな（消費電力の大
きな変化に対応できないものであっても常に安定な電力
が得られ、ＣＰＵの動作に影響を及ぼすおそれがなくな
る。換言すれば、ピーク電流の小さな電源であっても各
ＣＰＵの共通電源として使用できるようになり、実用性
を高め得る。
なお、前記実施例では２個のＣＰＵＩ、２に対する駆動
装置を例示したが、３個以上のＣＰＵに対する駆動装置
としても本発明を適用できる。例えば４個のＣＰＵに対
する場合には、デユーティ２５％の方形波をクロック発
生器から発生させ、各ＣＰＵに対するクロック信号の位
相を９０度ずつずらすようにすればよい。
装置を例示したが、３個以上のＣＰＵに対する駆動装置
としても本発明を適用できる。例えば４個のＣＰＵに対
する場合には、デユーティ２５％の方形波をクロック発
生器から発生させ、各ＣＰＵに対するクロック信号の位
相を９０度ずつずらすようにすればよい。
［発明の効果］
以上詳述したように、本発明によれば、電源が共通で、
かつ入力クロック信号に対して内部動作のタイミングが
同一の複数のマイクロプロセッサにおいて、各マイクロ
プロセッサの動作タイミングをずらすことにより消費電
力の平均化をはかり得、各マイクロプロセッサを安定に
動作できるマイクロプロセッサの駆動装置を提供できる
。
かつ入力クロック信号に対して内部動作のタイミングが
同一の複数のマイクロプロセッサにおいて、各マイクロ
プロセッサの動作タイミングをずらすことにより消費電
力の平均化をはかり得、各マイクロプロセッサを安定に
動作できるマイクロプロセッサの駆動装置を提供できる
。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は同実施例の動作を示す信号タイミング図である。 １．２・・・ＣＰＵ （マイクロプロセッサ）、３・・
・クロック発生器、６・・・位相変換器。
２図は同実施例の動作を示す信号タイミング図である。 １．２・・・ＣＰＵ （マイクロプロセッサ）、３・・
・クロック発生器、６・・・位相変換器。
Claims (1)
- 電源が共通で、かつ入力クロック信号に対して内部動作
のタイミングが同一の複数のマイクロプロセッサの駆動
装置において、クロック発生器と、このクロック発生器
にて発生されたクロック信号を各マイクロプロセッサ毎
に位相をずらして供給する手段とを具備したことを特徴
とするマイクロプロセッサの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246262A JPH03109618A (ja) | 1989-09-25 | 1989-09-25 | マイクロプロセッサの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246262A JPH03109618A (ja) | 1989-09-25 | 1989-09-25 | マイクロプロセッサの駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109618A true JPH03109618A (ja) | 1991-05-09 |
Family
ID=17145908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246262A Pending JPH03109618A (ja) | 1989-09-25 | 1989-09-25 | マイクロプロセッサの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295556A (ja) * | 2006-03-31 | 2007-11-08 | Nippon Dempa Kogyo Co Ltd | ディジタル処理装置のノイズ低減方式 |
-
1989
- 1989-09-25 JP JP1246262A patent/JPH03109618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295556A (ja) * | 2006-03-31 | 2007-11-08 | Nippon Dempa Kogyo Co Ltd | ディジタル処理装置のノイズ低減方式 |
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