JPH03109812A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、集積化に適したディジタル信号用遅延回路に
関し、ディジタル信号の状態に応じてＭＯＳ電界効果ト
ランジスタ電流源でコンデンサを充電し、または蓄積電
荷を放電することによりランプ電圧を発生させ、このラ
ンプ電圧が閾値に達するまでの時間を利用して遅延時間
を設定する回路構成を採ると共に、電荷充放電用として
備えられたＭＯＳ電界効果トランジスタの温度特性をキ
ャンセルするバイアス手段及び製造プロセス変動に伴う
ドＩツイン電流変動を補正する演算増幅器を備えること
により、集積化に適し、かつ、温度変動及び製造プロセ
ス変動による遅延時間変動の少ない遅延回路を提供でき
るようにしたものである。

〈従来の技術〉 パーソナルコンピュータ、ディジタル計測器等の分野の
ディジタル回路では、制御信号間のタイミングを調整す
るため、ディジタル信号を一定時間だけ遅らせる遅延回
路が必要である。従来、この種の遅延回路として、ＬＣ
遅延素子と入出力ハッファ用論理ゲートＩＣをハイブリ
ットＩＣ化したものが多く用いられているが、装置の小
型化、薄型化、低価格化にともない、モノリシック集積
化可能な遅延回路の実現が強く望まれている。

集積化に適したこの種の遅延回路として、ＭＯ３電界効
果トランジスタ電消源でコンデンサを充電または放電す
ることによってランプ電圧を発生させ、このランプ電圧
が閾値に達するまでの時間を利用して遅延時間を設定す
る回路方式が考えられている。

第１５図は従来のこの種の遅延回路を示している。第１
５図において、Ｍｌは第１のＭＯＳ電界効果トランジス
タ、Ｍ２は第２のＭＯＳ電界効果トランジスタ、Ｃはコ
ンデンサ、ＩＮＶは検出回路、ＶＢＩＡＳはバイアスと
なる直流電圧、ＶＤＤは直流電源電圧、ＶＩＮは被遅延
信号となるディジタル入力信号、ＶｏＵＴは論理出力と
して与えられる遅延信号である。

第１のＭＯ５電界効果トランジスタＭ、は、Ｐチャンネ
ル素子で構成され、そのゲートＧ１に被遅延信号である
ディジタル人力信号ＶＩＮが導かれるとともに、ソース
が直流電源電圧Ｖ。Ｄを供給する電源線に接続されてい
る。

第２のＭＯＳ電界電界効果トランジスタ全２Ｎチャンネ
ル素子で構成され、そのドレインが第１のＭＯ３Ｏ３電
界効果トランジスタＭドレインと共通に接続されるとと
もに、ソースがグランドである電源線に接続されている
。ゲー１−Ｇ２にはバイアスとなる直流電圧ＶＩＩＩＡ
Ｓが印加されている。

コンデンサＣは、第１及び第２のＭＯ３電界効果トラン
ジスタＭ　＋　、Ｍ　２のドレイン共通接続点である節
点ａと、電源線の１っであるグラン［・どの間に接続さ
れている。

検出回路ＩＮＶは、コンデンサＣの蓄積電荷量に応じた
論理出力を遅延信号Ｖ。ＬＩＴとして出力する。検出回
路ＩＮＶは、節点ａの電圧レベルを２値化号に変換する
インバータて構成されており、インバータは、節点ａの
電圧レベルがその間値電圧ＶＴｌ＋よりも高いときには
ロウレベルを、低いときにはハイレベルをそれぞれ出力
する。

第１６図は第１５図に示した遅延回路の動作波形例を示
している。第１６図の動作波形例において、ディジタル
人力信号ＶＩＮがロウレベルのとき、第１のＭＯ３Ｏ３
電界効果トランジスタＭ第２のＭＯＳ電界電界効果トラ
ンジスタ全２ともに能動状態となる。このとき、節点ａ
の電圧は、直流電源電圧■。Ｄを、第１のＭＯ３電界効
果トランジスタＭ１と第２のＭＯ３Ｏ３電界効果トラン
ジスタＭで分圧した値となる。第１のＭＯ３Ｏ３電界効
果トランジスタＭゲート幅Ｗとチャンネル長しの比（Ｗ
／Ｌ）が、第２のＭＯ３Ｏ３電界効果トランジスタＭそ
れに対して十分大きりれば、第１のＭＯ３Ｏ３電界効果
トランジスタＭゲート・ソース間電圧は第２のＭＯ３Ｏ
３電界効果トランジスタＭそれより大きいから、節点ａ
は、第１６図（ｂ）に示すように、ハイレベル（約Ｖ　
ＤＤ＞になる。

この状態で、第１６図（ａ）　　に示すように、ディジ
タル入力信号ＶＩＮがｔ。時にハイレベルになると、第
１のＭＯ３Ｏ３電界効果トランジスタＭカッ［・オフ状
態になるので、コンデンサＣに蓄積された電荷は、第２
のＭＯＳ電界電界効果トランジスタ全２じて放電される
。第２のＭＯ３Ｏ３電界効果トランジスタＭ、ゲートＧ
２に直流電圧ＶＢＩＡＳが印加されており、そのドレイ
ン・ソース間電圧■。３、ゲート・ソース間電圧Ｖ　Ｇ
ＳＮ　（−Ｖ　ＢＩＡＳＩ及び閾値電圧ＶＴＮの関係が
次の条件式 ％式％ を満足する飽和領域ではかなり良好な定電流源として動
作する。したがって、ディジタル入力信号ＶＩＮがハイ
レベルになると、節点ａの電圧は、第１６図（ｂ）　に
示すように、はぼ一定の傾きで下降を開始する。この節
点ａの電圧は、インバータで構成された検出回路ＩＮＶ
により監視されており、該電圧がインバータの閾値電圧
ＶＴＮを横切るｔ１時に、インバータ出力Ｖ。ｕＴが、
第１６図（Ｃ）　に示すように、ロウレベルからハイレ
ベルに１穆する。

以上の動作において、ディジタル人力信号ＶＩＮの立ち
上がりエツジが、インバータ出力に伝達されるまでの時
間が遅延時間Ｔｄとなる。第１５図の従来例によって得
られる遅延時間Ｔｄは次式で与えられる。

Ｔｄ＝　（Ｖｏｏ　　ＶＴＮ）　・Ｃ／Ｉｎｓ上式にお
いて、Ｉｏｓは、第２のＭＯ３電界効果トランジスタＭ
２のドレイン電流であり、近似的に次式で与えられる。

ＩＤＮ　＝　（ＷＮ／ＬＮ）　（μＮＣＯ／２）　（Ｖ
ＧＳＮ　　ＶＴＮ）２ここで、ＶＴＮ、ＬＮおよびＷＮ
はそれぞれ第２のＭＯ３電界効果トランジスタＭ２の閾
値電圧、チャンネル長およびゲート幅、μ、は第２のＭ
Ｏ３電界効果トランジスタＭ２のキャリアである電子の
移動度、ｃｏは第２のＭＯＳ電界効果トランジスタＭ２
の単位面積当りのゲート容量である。

〈発明が解決しようとする課題〉 しかしながら、上記従来の遅延回路には、次のような問
題点がある。

（イ）キャリアＢ動度μ８が温度とともに低下するため
、第２のＭＯ５電界効果トランジスタＭ２のドレイン電
流ＩＤＮが温度とともに減少し、この結果、温度上昇に
ともない遅延時間が増大する欠点があった。

（ロ）上掲のドレイン電流ＩＤＮの式から明らかなよう
に、ＭＯ３電界効果トランジスタの製造工程１ において、その酸化膜厚およびイオン注入量の変動によ
り、チャンネル長しＮ、ゲート幅ＷＮゲート容量Ｃ８、
閾値電圧ＶＴＮが変動すると、これに伴って第２のＭＯ
３電界効果トランジスタＭ２のドレイン電流ＩＯＮが変
動する。このため、遅延時間が製造プロセスのばらつき
によって変動してしまうという欠点を生じる。

そこで、本発明の課題は上述する従来の問題点を解決し
、集積化に適し、かつ、温度変動及び製造プロセス変動
による遅延時間変動の少ない遅延回路を提供することに
ある。

〈課題を解決するための手段〉 上述する課題解決のため、本発明は、第１のＭＯ３電界
効果トランジスタと、第２のＭＯ３電界効果トランジス
タと、演算増幅器と、バイアス手段と、コンデンサと、
検出回路とを含む遅延回路であって、 前記第１のＭＯ３電界効果トランジスタは、ゲートに被
遅延信号であるディジタル入力信号が導かれるとともに
、ソースが電源線の一つに接続　２ されており、 前記第２のＭＯ３電界効果トランジスタは、ドレインが
前記第１のＭｏｓ電界効果トランジスタのドレインに共
通接続されるとともに、ソースが抵抗を介して電源線の
他方に接続されており、前記演算増幅器は、反転入力端
子、非反転入力端子及び出力端子を含み、前記反転入力
端子は前記第２のＭＯ３電界効果トランジスタのソース
に接続され、前記出力端子は前記第２のＭＯ３電界効果
トランジスタのゲートに接続されており、前記バイアス
手段は、前記演算増幅器の前記非反転入力端子に対して
、前記抵抗の端子間電圧が温度とともに増大するような
直流電圧を与えており、 前記コンデンサは、前記ＭＯ５電界効果トランジスタの
ドレイン共通接続点と前記電源線との間に接糸売されて
おり、 前記検出回路は、前記コンデンサの蓄積電荷量に応じた
論理出力を遅延信号として出力する回路であること を特徴する。

〈作用〉 演算増幅器の反転入力端子は、第２のＭＯ３電界効果ト
ランジスタのソースに接続され、出力端子は第２のＭＯ
３電界効果トランジスタのゲートに導かれ、非反転入ノ
つ端子には直流電圧が供給されているので、演算増幅器
は、反転入力端子と非反転入力端子が等電位となるよう
に、すなわち、抵抗の接続されている第２のＭＯ５電界
効果トランジスタのソース側の電圧が、非反転入力端子
に供給される直流電圧と等しくなるように第２のＭＯ８
電界効果トランジスタのゲート、ソース間をバイアスす
る。この結果、第２のＭＯＳ　電界効果トランジスタに
流れる放電電流または充電電流は、非反転入力端子に供
給される直流電圧と抵抗の比で決まる変動要素が抵抗値
Ｒだけの定電流となり、キャリヤ移動度μ、ゲート容量
Ｃ０、閾値電圧ＶＴＮの変動に影響されなくなる。この
ため、製造プロセス変動の遅延時間変動に対する影響が
緩和される。

次に、バイアス手段は、演算増幅器の非反転入力端子に
対して、抵抗の端子間電圧が温度とともに上昇するよう
なバイアス電圧を与えている。このため、ポリシリコン
層、拡散層等で構成される集積化された抵抗の温度上昇
に伴なう抵抗値の増大による放電電流または充電電流の
低下を、温度特性が正のバイアス電圧、すなわち、放電
電流または充電電流を規定している抵抗の端子間電圧の
増大によって補償することが可能になり、温度変動にか
かわらず、遅延時間の一定した遅延回路が得られる。

更に、上記構成になる遅延回路は第１のＭＯ３電界効果
トランジスタ、第２のＭＯ３電界効果トランジスタ、抵
抗、演算増幅器、バイアス手段、コンデンサ及び検出回
路を含むので、集積化が容易である。

〈実施例〉 第１図に本発明の一実施例を示す。図において、第１５
図と同一の参照符号は同一性ある構成部分を示している
。Ａ１は演算増幅器である。演算増幅器Ａ１は、反転入
力端子（−）、非反転入力端子（＋）及び出力端子を含
む。反転入力端子（−）は、第２のＭＯ３電界効果トラ
ンジスタＭ２のソースＳ２に接続され、非反転入力端子
（＋）は、バイアス手段から直流電圧ＶＢＩＡＳが供給
され、出力端子は第２のＭＯ３電界効果１−ランジスタ
Ｍ２のゲートＧ２に接続されている。

バイアス手段は、演算増幅器Ａ２、エミッタ面積の異な
るｐｎｐバイポーラトランジスタ対Ｑ１、Ｑ２、第１の
抵抗Ｒ１、第２の抵抗Ｒ２及び第３の抵抗Ｒ３を備えて
構成されている。

バイアス手段を構成する演算増幅器Ａ２は、非反転入力
端子（＋）、反転入力端子（−）及び出力端子を有して
いる。非反転入力端子（＋）は、バイポーラトランジス
タ対Ｑ＋　、Ｑ２の一方のエミッタＥ１に接続され、反
転入力端子（−）は第１の抵抗Ｒ１を介して他方のエミ
ッタＥ２に接続されている。演算増幅器Ａ２の出力端子
は、演算増幅器Ａ、の非反転入力端子（＋）に接続され
ている。

本実施例における遅延回路は、第１５図に示し７ た従来の遅延回路と基本的に同じ遅延動作を行なうか、
その特徴として、第２のＭＯ３電界効果トランジスタＭ
２に抵抗Ｒを接続すると共に、抵抗Ｒを接続した第２の
ＭＯ３電界効果トランジスタＭ２のソースＳ２に、演算
増幅器Ａ、の反転入力端子（−）を接続すると共に、演
算増幅器Ａ１の非反転入力端子（＋）に、バイアス手段
を構成する演算増幅器Ａ２から直流電圧ＶＢＩＡＳを供
給し、出力端子を第２のＭＯＳ電界効果トランジスタＭ
２のゲートＧ２に接続した構成となっている。

演算増幅器Ａ１は、抵抗Ｒのグランドに接続されていな
い側の端子の電圧が、直流電圧Ｖ　ＢＩＡＳと等しくな
るように第２のＭＯ３電界効果トランジスタＭ２のゲー
ト、ソース間をバイアスする。この演算増幅器Ａ１によ
る第２のＭＯ３電界効果トランジスタＭ２のバイアスの
しくみは以下の通りである。この回路では、第２のＭＯ
３電界効果トランジスタＭ２を流れる放電電流■。Ｎが
抵抗Ｒの端子間電圧Ｖ１．＋（＝　Ｉ　ＤＮＲ）として
監視され、演算増幅器Ａ、の反転入力端子にフィードバ
ックさ　８ れる。演算増幅器Ａ１は、この抵抗Ｒの端子間電圧ＶＲ
が非反転入力端子に供給される直流バイアス電圧Ｖ　Ｂ
ＩＡＳと等しくなるように第２のＭＯＳ電界電界効果ト
ランジスタケ２−ト電圧を制御する。いま、仮に何らか
の変動要因によって、第２のＭＯ３Ｏ３電界効果トラン
ジスタ全２れる放電電流Ｉ。Ｎが減少したとすると、演
算増幅器Ａ１は、抵抗Ｒの端子間電圧Ｉ。ＮＲの減少に
よって生じた反転入力端子と非反転入力端子の間の過渡
的な電圧のアンバランスを増幅し、出力端子の電圧、す
なわち第２のＭＯ３電界効果トランジスタのゲート電圧
を上昇させる。これにより、第２のＭＯＳ電界電界効果
トランジスタケ２れる放電電？ｌ１ｆｆｌＩｏＮは増大
するので、抵抗Ｒの端子間電圧ｖＲは元の値に復帰し、
非反転入力端子と反転入力端子の間の電圧差は零に戻る
。第２のＭＯ５Ｏ５電界効果トランジスタ全２れる放電
電流ＩＤＮが増大したときにはこれと反対のことが起こ
り、この結果、第２のＭＯ５Ｏ５電界効果トランジスタ
全２れる放電電？ｍ１ｏＮは、抵抗Ｒの端子間電圧Ｉ。

ＮＲが常に直流バイアス電圧ＶＢＩＡＳと等しくなるよ
うな値に保持される。すなわち、放電電流は常に（Ｖ　
ＢＩＡＳ／　Ｒ）に保持される。この演算増幅器Ａ１と
抵抗Ｒによる電液設定のしくみは製造プロセス変動に対
しても同様に作用し、移動度μ９、閾値電圧ＶＴＮ等の
製造プロセス変動によって第２ＭＯ３電界効果トランジ
スタＭ２の放電能力が増減しても、これを補償するよう
第２のＭＯ３Ｏ３電界効果トランジスタ全２−ト　ソー
ス間電圧が減少または増加し、抵抗Ｒが一定であれば放
電電流ＩＤＮは常に一定に保たれる。したがって、本実
施例では、放電電流の変動要素が抵抗Ｒのみとなり、製
造プロセス変動要素であるキャリヤ移動度μＮ、ゲート
容量Ｃ８、閾値電圧ＶＴＨの変動の影響を受けなくなる
。このため、製造プロセス変動の遅延時間変動に対する
影響が緩和される。

次に、バイアス手段の動作について説明する。

バイアス手段を構成する演算増幅器Ａ２は、非反転入力
端子（＋）と反転入力端子（−）の間の電圧差を増幅し
、結果として、反転入力端子（−）を非反転入力端子（
＋）と等電位にバイアスする。いま、バイポーラトラ゛
ンジスタ対Ｑ＋　、Ｑ２のベース・エミッタ間電圧をＶ
ＢＥＩ　、ＶＢＥ２　とし、エミッタ電流をＩｌ、Ｉ２
とすると、演算増幅器Ａ２の反転入力端子（−）及び非
反転入力端子（＋）はともにＶ　ＢＥＩ　１になるから
、演算増幅器Ａ２から演算増幅器Ａ１の非反転入力端子
（＋）に与えられる直流電圧ＶＢＩＡＳは次式で与えら
れる。

ＶＢＩＡＳ　”　ＶＢＥＩ　　”　Ｉ２−　Ｒ２＝　Ｉ
ＶＢＥｌｌ　”　（Ｒ２／Ｒ１）　（ＩＶＢＥＩＩ−Ｉ
ＶＢＥ２＋）＝ＩＶＢＥＩ＋　”　（Ｒ２／Ｒ１）’△
ＶＢＥ’、”　１２　＝　（ＩＶＢＥＩＩ−ＩＶＢＥ２
１）／　Ｒ１バイポーラトランジスタ対Ｑ１．Ｑ２のベ
ース・エミッタ間電圧の差は、 △ＶＢ！（＝　ＩＶＢＥＩＩ　　ＩＶＢＥ２１）但し、 ＶＢＥ、１＝　（ｋＴ／ｑ）　Ｈ’　Ｉｌ、　ｎ　（Ｉ
ｉ＃ｓ＋）ＶＢＥ２１＝　（ｋＴ／ｑ）・ｕ’ｎ（Ｉｚ
／Ｉ’ｓ□）Ｋ：ボルツマン定数 Ｔ；絶対温度 ｑ：電子の電荷量 Ｉｓ＋：Ｑ＋の飽和電流　（エミッタ面積Ｓ１に比例）
１ｇ２：Ｑ２の飽和電流　（エミッタ面積Ｓ２に比例）
より次式で与えられる。なお、ｊ２ｎは自然対数を表す
。

△ＶＢＥ　＝　（ｋＴ／ｑ）・ｉｎ［（Ｉｔ／ｚｚ）　
（１，２／１．ｌ）］ここで、 １＋／４２＝Ｒ２／Ｒ３，Ｉ’ｓ２＃ｓ＋＝５２／Ｓｔ
の関係があるから、 △Ｖ［ｌＥ　−（ｋＴ／ｑ）　Ｈｉ　ｎ［（Ｒｚ／Ｒ３
）　’（Ｓ２／Ｓｌ）］が得られる。

ＶＢＥＩＩは−２（ｍＶ／’ｅ）程度（Ｄ　負０）　温
度特性をもつ。一方、（Ｒ２／Ｒ１）・△ＶＢＥは、絶
対温度に比例し、０．０８５・（Ｒ２／Ｒ１）　・Ｉｌ
、　ｎ［（Ｒ２／Ｒ３）　（Ｓ２／Ｓｌ）］（ｍＶ／’
ｊ：）の正の温度特性をもつ。したがって、（Ｒ２／Ｒ
１）　・ｉ　ｎ［（Ｒ２／Ｒ３）　（Ｓ＊／Ｓ＋）］を
適当な値に選定すれば、直流電圧Ｖ　、Ｂ　Ｉ　Ａ　Ｓ
に正の温度特性を付与することができる。直流電圧ＶＢ
ＩＡＳは、演算増幅器Ａ１の非反転入力端子（÷）に与
えられており、演算増幅器Ａ１は、抵抗Ｒのグランドに
接続されていない側の端子の電圧が、直流電圧ＶＢＩＡ
Ｓと等しくなるように第２のＭＯ３電界効果１〜ランジ
スタＭ２のゲート　ソース間をバイアスする。従って、
第２のＭＯＳ電界効果トランジスタＭ２のソースＳ２が
接続されている抵抗Ｒの端子間電圧が、温度とともに上
昇するようなバイアス電圧が与えられ、温度が上昇した
ときのポリシリコン層、拡散層等で構成される集積化さ
れた抵抗Ｒの抵抗値の増大による放電電流Ｉ　ＯＮ　（
＝　Ｖ　ＢＩＡＳ／　Ｒ）の減少を、該放電電流を規定
している抵抗Ｒの端子間電圧Ｉ　ＤＮＲ（・Ｖ　ＢＩＡ
Ｓ）の実質的な増大によって補償することが可能になる
。集積化された抵抗Ｒとの組合わせにおいて、 （Ｒ２０／ＲＩＯ）　・Ｉｔ　ｎ［（Ｒ２／Ｒｓ）　（
Ｓ２／Ｓｌ）］の実用的な値は３０以上である。

本実施例に用いるｐｎｐバイポーラトランジスタＱ＋、
Ｑ２は、第２図に示すように、ＰチャンネルＭＯ３電界
効果トランジスタのソース／ドレインと同一工程て製造
されるｐ＋拡散層をエミッタとし、Ｎウェルなベースと
し、Ｐ型基板Ｐ−５ｕｂをコレクタとすることにより、
ＮウェルＣ−ＭＯＳプロセスで容易に製造可能である。

第３図は本発明の別の実施例を示し、第４図はその動作
波形例を示している。本実施例では、第１図におけるｐ
ｎｐバイポーラトランジスタ対Ｑｌ、Ｑ２の代わりに、
それとコンプリメンタリ−なｎｐｎバイポーラトランジ
スタＱ１．Ｑ２が用いられている。

これに対応して、第１のＭＯ３Ｏ３電界効果トランジス
タＭ、Ｎチャンネル素子で構成され、そのゲートＧ１に
被遅延信号であるディジタル入力信号ＶＩＮが導かれる
とともに、ソースＳ１がグランドである電源線に接続さ
れている。

また、第２のＭＯＳ電界効果トランジスタＭ２は、Ｐチ
ャンネル素子で構成され、そのドレインＤ２が第１のＭ
Ｏ３Ｏ３電界効果トランジスタＭドレインＤ１　と共通
に接続されるとともに、ソースＳ２が、抵抗Ｒを介して
直流電源電圧ＶＤＤを供給する電源線に接続されている
。

　３ 演算増幅器Ａ１の非反転入力端子（＋）には、ｎｐｎバ
イポーラトランジスタ対Ｑ１、Ｑ２、抵抗Ｒ＋　、Ｒ２
、Ｒ３及び演算増幅器Ａ２からなるバイアス手段によっ
て、直流電源電圧■。、を基準とする直流電圧ＶＢＩＡ
Ｓ（グランドを基準にするとＶ　ＤＤ　　Ｖ　ＢＩＡＳ
）か供給されている。

第４図の動作波形例において、ディジタル入力信号■１
Ｎかハイレベルのとき、第１のＭＯ３Ｏ３電界効果トラ
ンジスタＭ第２のＭＯ３Ｏ３電界効果トランジスタＭと
もに能動状態となる。このとき、第１のＭＯ３電界効果
トランジスタＭ、のゲート幅Ｗとチャンネル長しの比（
Ｗ／Ｌ）が第２のＭＯ３Ｏ３電界効果トランジスタＭそ
れに対して十分大きければ、第１のＭＯ３Ｏ３電界効果
トランジスタＭゲート・ソース間電圧かは第２のＭＯＳ
電界効果トランジスタＭ２のそれより大きいから、節点
ａは、第４図（ｂ）に示すように、ロウレベル（約ＯＶ
）になる。

この状態で、第４図（ａ）　に示すように、ディジタル
入力信号ＶＩＮがｔ。時にロウレベルになると、第１の
ＭＯ５電界効果トランジスタＭ、かカットオフ状態にな
るので、コンデンサＣは第２のＭＯ３Ｏ３電界効果トラ
ンジスタＭよって充電される。したがフて、ディジタル
入力信号ＶＩＮがロウレベルになると、節点ａの電圧は
、第４図（ｂ）　に示すように上昇を開始する。この節
点ａの電圧は、インバータによって構成された検出回路
ＩＮＶにより監視されており、該電圧がインバタの閾値
電圧■Ｔ□を横切るｔ１時に、インバータ出力Ｖ。ＵＴ
が第４図（Ｃ）に示すようにハイレベルからロウレベル
に１穆する。

以上の動作において、ディジタル入力信号ＶＩＮの立ち
下がりエツジがインバータ出力に伝達される迄のｔ。時
からｔ１時までの時間が遅延時間Ｔｄとなる。遅延時間
Ｔｄは次式で与えられる。

Ｔｄ＝　（ＶＴＩ（Ｃ）／ＴＤＰ 上式のＩＤＰは第２のＭＯ３Ｏ３電界効果トランジスタ
Ｍドレイン電流であり、本実施例の回路が演算増幅器Ａ
１と抵抗Ｒを含まず、第２のＭＯ３電界効果トランジス
タＭ２のゲート、ソース間に直流電圧ｖａｓｐが印加さ
れていると仮定した場合には、近似的に次式で与えられ
る。

ｌｏｐ　−（ｗｐ／ｌ、ｐ）　（μｐｃｏ／２）　＜Ｖ
ａｓＰＶＴＰ）　’ここで、ＶＴＰｌ　ＬＰ及びＷＰは
それぞれ第２のＭＯＳ電界効果トランジスタＭ２の閾値
電圧、チャンネル長及びゲート幅、μｍは第２のＭＯ３
電界効果トランジスタＭ２のキャリアである正孔の移動
度、Ｃ０は第２のＭＯ３電界効果トランジスタＭ２の単
位面積当りのゲート容量である。これらは、製造プロセ
スの変動により変化するものであり、それに伴いドレイ
ン電流ＩＤＰ、更には遅延時間Ｔｄが変化する。

本実施例において、演算増幅器Ａ１は、第２のＭＯＳ電
界効果トランジスタＭ２のソースＳ２の電圧が、直流電
圧（ＶＤＤ　　ＶＢ□＾Ｓ）と等しくなるように第２の
ＭＯＳ電界効果トランジスタＭ２のゲート、ソース間を
バイアスする。これにより、電流源としで動作する第２
のＭＯ３電界効果トランジスタＭ２のドレイン電流ｒａ
ｐは、Ｉ　ｎｐ＝　［ＶＤＤ　　（ＶＤＤ　　ＶＢＩＡ
Ｓ）］＝＝ＶａｒＡｓ／Ｒ となる。したがって、充電電流の変動要素は抵抗Ｒのみ
となり、製造プロセス変動要素であるキャリア移動度μ
２、閾値電圧ＶＴｐ等の変動の影響を受けなくなる。こ
のため、製造プロセスによる遅延時間変動の少ない遅延
回路が得られる。

本実施例のバイアス手段を構成する演算増幅器Ａ２は、
第１の実施例の場合と同様、反転入力端子（＝）を非反
転入力端子（＋）と等電位にバイアスする。非反転入力
端子（＋）の電圧は（ＶＤＤ　　ＶＢ□）であるから、
該バイアス手段の出力電圧ｖｏｎ　　ＶＢＴＡＳは次式
で与えられる。

Ｖｎ＋ｔ＋−ＶＢ＋Ａｓ　＝　ＶＤＤ−ＶＢＥＩ−１２
Ｒ２＝　ＶＤＤ−ＶＢＥＩ−（Ｒ２／Ｒ１）　（ＶＢＥ
Ｉ−ＶＢＥ２）＝　ＶＤＤ−ＶＢＥＩ−（Ｒ２／Ｒ１）
　・△ＶＩＩＥ＋、°Ｉ２　＝　（ＶＢＩ＋Ｉ−ＶＢＥ
２）／Ｒ１△ＶＢＥ＝　（ｋＴ／ｑ）　’　ｉ　ｎ［（
Ｒ２／Ｒ３）　（Ｓ２／Ｓｌ）］このとき、抵抗Ｒの端
子間電圧ＶＲは以下のようになる。

７ ＶＲ＝ＶＤＤ−（ＶＤＤ−ＶＢＩＡＳ）＝　［Ｖｌｌｐ
＋＋（Ｒ２／Ｒ＋）　・△ＶＢＥＩしたがって、 （Ｒ２／Ｒ１）・Ａ　ｎ［（Ｒ２／Ｒ３）　（Ｓ２／Ｓ
ｌ）］を適当な値に選定すれば、第１の実施例の場合と
同様、温度が上昇したときの集積化された抵抗Ｒの抵抗
値の増大による充電電流Ｉ　ＤＰ　（＝　ＶＲ／Ｒ）の
減少を、抵抗Ｒの端子間電圧Ｖ　Ｒ（＝　Ｖ　ＢＩＡＳ
）の増大によって補償することが可能になる。

本実施例に用いるｎｐｎバイポーラトランジスタＱＩ及
びＱ２は、第５図に示すように、ＮチャンネルＭＯ３電
界効果トランジスタのソース／ドレインと同一工程で製
造されるｎ１拡散層をエミッタとし、Ｐウェルをベース
とし、Ｎ型基板をコレクタとすることにより、Ｐウェル
Ｃ−ＭＯＳプロセスで容易に製造可能である。

第１の実施例はＮウェルＣ−ＭＯＳプロセスに適し、第
３図の実施例はＰウェルＣ−ＭＯＳプロセスに適してい
る。

以上の実施例のバイアス手段は、正の温度特性　８ を持つ電圧を得るために、コレクタとベースが接続され
たｐｎｐまたはｎｐｎバイポーラトランジスタのベース
・エミッタ間電圧の差△ＶＢＥを利用する場合について
説明したが、これらをｐｎまたはｎｐ接合ダイオードに
よって置換することによっても同様の作用を持つ遅延回
路が実現てきる。この場合の回路構成は、上述の各実施
例から類推できる。即ち、ダイオード対はアノードを共
通に接続して電源線に導く。演算増幅器Ａ２の非反転入
力端子（＋）はダイオード対の一方のカソードに導くと
共に、第３の抵抗Ｒ３を介して該演算増幅器Ａ２の出力
端子に接続する。反転入力端子（−）は、第１の抵抗Ｒ
１を介してダイオード対の他方のカソードに導くと共に
、第２の抵抗Ｒ２を介して該演算増幅器Ａ２の出力端子
に接続する。

そして、演算増幅器Ａ２の出力端子を、第２のＭＯ８電
界効果トランジスタＭ２に接続されている演算増幅器Ａ
１の非反転入力端子（÷）に導く回路構成となる。この
場合も、ダイオード対のうち第１の抵抗Ｒ１に接続され
るカソードの面積をＳ２とし、他方のカソードの面積を
３１とし、（Ｒ２／Ｒ１）−ｉ　ｎ　［（Ｒ２／Ｒ３）
　（Ｓ２／Ｓｌ）］≧３０を満足するように選定する。

第６図は本発明に係る遅延回路の更に別の実施例を示し
ている。本実施例の特徴は、点線包枠で表示するカレン
トミラー回路Ｂ、を有することである。本実施例ではデ
ィジタル入力信号■、か供給される第１の電界効果トラ
ンジスタＭ１と演算増幅器Ａ１によりバイアスされる第
２の電界効果トランジスタＭ２かともにＮチャンネル素
子で構成されている。

カレントミラー回路Ｂ、は、第３のＭＯＳ電界電界効果
トランジスタ上３第４のＭＯ３Ｏ３電界効果トランジス
タＭを含んでいる。第３のＭＯＳ電界電界効果トランジ
スタ上３Ｐチャンネル素子であり、ゲートＧ３とドレイ
ンＤ３が共通接続されるとともに、ソースＳ３が直流電
源電圧ＶＤＤを供給する電源線に接続され、ドレインＤ
３が第２のＭＯ３電界効果効果ランジスタＭ２のドレイ
ンＤ２に接続されている。

第４のＭＯ３Ｏ３電界効果トランジスタＭＰチャンネル
素子であり、第３のＭＯＳ電界電界効果トランジスタ上
３レントミラーを構成するように、ゲートＧ、が第３０
Ｍ０Ｓ電界効果トランジスタＭ３のゲートＧ３に接続さ
れてバイアスされ、ドレインＤ４が第１のＭＯ３Ｏ３電
界効果トランジスタＭドレインＤ、に接続されている。

第１のＭＯ３Ｏ３電界効果トランジスタＭゲートＧ、に
与えられるデジタル人力信号ＶＩＮがロウレベルになる
と、第１のＭＯＳ電界電界効果トランジスタ及１ットオ
フとなるが、第４のＭＯ３Ｏ３電界効果トランジスタＭ
、第３のＭＯ３Ｏ３電界効果トランジスタＭよってバイ
アスされているので能動状態にある。第４のＭＯ５Ｏ５
電界効果トランジスタＭ、第３のＭＯ３Ｏ３電界効果ト
ランジスタＭカレントミラーを構成しているので、第４
のＭＯ３Ｏ３電界効果トランジスタＭは、第２のＭＯＳ
電界効果トランジスタＭ２、第３のＭＯ３Ｏ３電界効果
トランジスタＭび抵抗Ｒに流れる定電流に比例した定電
流が流れ、これによっ１ てコンデンサＣが充電される。

第２のＭＯ３Ｏ３電界効果トランジスタＭ第３のＭＯ３
Ｏ３電界効果トランジスタＭび抵抗Ｒに流れる電流は、
第１図で説明したバイアス手段及び演算増幅器Ａ１と抵
抗Ｒによる定電流回路によって、温度変動及び製造プロ
セス変動の影響の少ない定電流となっているから、コン
デンサＣの充電電圧は、温度変動及び製造プロセス変動
の影響の少ない一定傾斜で上昇する。このため、温度変
動及び製造プロセス変動による遅延時間変動の少ない遅
延回路が得られる。

第７図は本発明に係る遅延回路の更に別の実施例を示し
ている。この実施例は、第１及び第２のＭＯＳ電界電界
効果トランジスタ及１Ｍ２をＰチャンネル素子とした場
合のカレントミラー回路Ｂ２の構成例を示している。カ
レントミラー回路Ｂ２を構成する第３及び第４のＭＯ３
電界効果トランジスタＭ３及びＭ、は共にＮチャンネル
素子で構成されている。

第１のＭＯ３Ｏ３電界効果トランジスタＭゲ−２ １＝Ｇ、に供給されるデジタル入力信号■。Ｎがロウレ
ベルの状態では、第１のＭＯ３電界効果トランジスタＭ
、が導通し、コンデンサＣが充電される。

次に、デジタル入力信号ＶＩＮがハイレヘルになり、第
１のＭＯＳ電界電界効果トランジスタ及１ットオフにな
ると、コンデンサＣに蓄積された電荷か第４のＭＯＳ電
界効果トランジスタＭ４を通して放電される。この時の
放電電流は、第３のＭＯ３Ｏ３電界効果トランジスタＭ
び第４のＭＯ８Ｏ８電界効果トランジスタＭカレントミ
ラー作用により、第２のＭＯ３’Ｅ界効果トランジスタ
Ｍ２、第３のＭＯ３Ｏ３電界効果トランジスタＭび抵抗
Ｒに流れる電流と対応じた値になる。すなわち、このと
き流れる放電電流は、第３図で説明したバイアス手段及
び演算増幅器Ａ１　ど抵抗Ｒによる定電流回路によって
得られる温度変動及び製造プロセス変動の影響の少ない
定電流に対応じた電流である。このため、コンデンサＣ
の蓄積電荷か一定の勾配で減少し、温度変動及び製造プ
ロセ大変動の影響の少ない一定の遅延時間が得られる。

第６図と第７図の実施例においては、第３のＭＯ３Ｏ３
電界効果トランジスタＭ第４のＭＯ３Ｏ３電界効果トラ
ンジスタＭでカレントミラー回路を構成したが、第２の
ＭＯ３Ｏ３電界効果トランジスタＭ第３のＭＯ３電界効
果トランジスタＭ。

および抵抗Ｒを梳れる定電流を複数のカレントミラー回
路によって第４のＭＯＳ電界効果トランジスタＭ４に伝
達する構成によっても同様の効果を得ることが可能であ
る。例えば、第６図および第７図の遅延回路において、
第３のＭＯＳ電界効果トランジスタと第１のカレントミ
ラー回路を構成する第５のＭＯＳ電界効果トランジスタ
を追加し、該第５のＭＯＳ電界効果トランジスタとドレ
インが共通接続された第６のＭＯＳ電界効果トランジス
タと第４のＭＯＳ電界効果トランジスタとで第２のカレ
ントミラー回路を構成することもできる。このとき、第
５のＭＯＳ電界効果トランジスタのゲートおよびソース
は第３のＭＯＳ電界効果トランジスタのゲートおよびソ
ースとそれぞれ接続され、第６のＭＯＳ電界効果トラン
ジスタのゲートおよびソースは第４のＭＯＳ電界効果ト
ランジスタのゲートおよびソースとそれぞれ接続され、
第６のＭＯＳ電界効果トランジスタのゲートとソースは
共通接続される。

第８図は本発明に係る遅延回路の更に別の実施例を示し
ている。この実施例は、第１のＭＯ３Ｏ３電界効果トラ
ンジスタＭＰチャンネルとし、第２のＭＯＳ電界電界効
果トランジスタ全２チャンネルとし、バイアス手段を構
成するバイポーラトランジスタ対Ｑ＋　、Ｑ２　ｎｐｎ
ｌ−ランジスタで構成する場合の回路構成を示し、定電
流回路を構成する演算増幅器Ａ１とバイアス手段を構成
する演算増幅器Ａ２との間に、演算増幅器Ａ３を挿入し
である。演算増幅器Ａ３の反転入力端子（−）には抵抗
Ｒ４を介してバイアス手段を構成する演算増幅器Ａ２の
出力端子を接続して直流電圧Ｖ　ＤＤ　　Ｖ　ＢＩＡＳ
を導き、非反転入力端子（＋）は抵抗Ｒ５を通して電源
電圧ＶＤＤを供給する電源線に接５ 続すると共に、抵抗Ｒ６を介して接地しである。

反転入力端子と出力端子の間に接続されたＲ１は帰還抵
抗である。抵抗Ｒ４及びＲ５の抵抗値をＲ，、とし、抵
抗Ｒ６及び帰還抵抗Ｒ，の抵抗値ｋＲ，とすると、演算
増幅器Ａ３の出力電圧Ｖ。１は、 Ｖｏ＋　　＝ｋ［Ｖｏｏ−（Ｖｏｏ−Ｖａ＋Ａｓ）］＝
ｋＶＢ、＾Ｓ 但し、ｋは定数 となる。演算増幅器Ａ、の出力電圧Ｖ。１は、演算増幅
器Ａ１の非反転入力端子（÷）に供給されており、演算
増幅器Ａ１は、抵抗Ｒの接地に接続されていない側の端
子がｋ　Ｖ　ＢＩＡＳとなるように第２のＭＯ３Ｏ３電
界効果トランジスタＭゲートソース間をバイアスする。

従って、第２のＭＯ３Ｏ３電界効果トランジスタＭ流れ
る放電電流は（ｋ　Ｖ　ＢＩＡＳ／　Ｒ）の一定電流と
なる。

第９図は本発明に係る遅延回路の更に別の実施例を示し
ている。この実施例は、第１のＭＯ３Ｏ３電界効果トラ
ンジスタＭＮチャンネルとし、第７ ６ ２のＭＯ３Ｏ３電界効果トランジスタＭＰチャンネルと
し、バイアス手段を構成するバイポーラトランジスタ対
Ｑｌ、Ｑ２をｎｐｎトランジスタで構成する場合の回路
構成を示している。演算増幅機Ａ３の出力電圧ＶＯＩは
、 ｖｏｔ　＝　ｖｏｏ　−ｋＶＩＩＩＡ’ｌ＋となり、第
２のＭＯ３Ｏ３電界効果トランジスタＭソーＸＳ２が（
Ｖａｎ　　ｋＶＢ＋Ａｓ）となるように、演算増幅器Ａ
１により第２のＭＯ５Ｏ５電界効果トランジスタＭゲー
ト、ソース間がバイアスされる。従って抵抗Ｒの端子間
電圧■７は、ＶＲ＝　Ｖｏｏ−（Ｖｎｏ−ｋＶＢ！＾５
）＝ｋＶＢＩＡｓｉ となるから、第２のＭＯＳ電界電界効果トランジスタ全
２れる充電電流は（ｋ　Ｖ　ＢＩＡＳ／　Ｒ）の一定電
流となる。

第１０図はバイアス手段を構成するバイポーラトランジ
スタ対Ｑ＋　、Ｑ２をｎｐｎｌ−ランジスタで構成した
場合において、第９図と同様の遅延回路を得るための回
路構成を示している。定電流口　８ 路を構成する演算増幅器Ａ１とバイアス手段を構成する
演算増幅器Ａ２との間に、演算増幅器Ａ。

及び演算増幅器Ａ、を挿入しである。演算増幅器Ａ３は
、反転入力端子（−）に抵抗Ｒ４１を介して直情電圧（
Ｖ　ｏＤＶ　ＩＩＩＡＳ）を供給するバイアス手段を構
成する演算増幅器Ａ２の出力端子を接続し、非反転入力
端子（＋）は抵抗Ｒ５□を通して電源電圧ＶＤＤを供給
する電源線に接続すると共に、抵抗Ｒ６１を介して接地
しである。Ｒｆｌは帰還抵抗である。

演算増幅器Ａ４は、反転入力端子（−）に抵抗Ｒ４２を
介して演算増幅器Ａ３の出力端子を接続し、非反転入力
端子（＋）は抵抗Ｒ５２を通して接地すると共に、抵抗
Ｒ６，を介して電源電圧■。、を供給する電源線に接続
しである。Ｒｆ２は帰還抵抗である。

抵抗Ｒ４１、Ｒ，、、Ｒ４２、Ｒ５２、Ｒ６２及び帰還
抵抗Ｒｆ２の抵抗値をＲａとし、抵抗Ｒ６□及び帰還抵
抗Ｒｆ＋の抵抗値ｋＲ，とすると、演算増幅器Ａ３の出
力電圧■。１は、 Ｖｏ＋　　＝ｋ［Ｖｏｎ−（Ｖｏｏ−Ｖｅ＋Ａｓ）］＝
ｋＶＢＩＡＳ となり、演算増幅器Ａ４の出力電圧Ｖ。２は、ＶＯ２”
　ＶＤＤＪＶＩＩＩＡＳ となる。従って、第９図の場合と同様の回路動作が得ら
れる。

第８図〜第１０図に示した上記各実施例では、抵抗比ｋ
を適当に選ぶことにより、抵抗Ｒと同程度の正の温度特
性を得るためのＶ８ＩＡｓの電圧値（この値は必要とす
る温度係数によって一意的に決まる）とは独立に抵抗Ｒ
の端子間電圧ｋＶＢＩＡｓを決定することができるので
、第１図および第３図に示した実施例に比べ設計の自由
度が向上する。

第１１図は本発明に係る更に別の実施例を示し、第１２
図はその動作波形例を示している。本実施例の特徴は、
ディジタル入力信号ＶＩＮをインバータＩＮＶ、　、Ｉ
ＮＶ２を用いて反転と非反転の２経路に分岐し、それぞ
れの経路において立ち上がりエツジを遅らせる第１の回
路および立ち下がりエツジを遅らせる第２の回路を構成
し、第１の回路および第２の回路の出力を、検出回路Ｘ
を構成するフリップフロップＦＦで合成することにより
入力信号ＶＩＮと同一のパルス幅を再生、または任意の
出力信号パルス幅を設定しようとするものである。

本実施例における第１の回路および第２の回路は第３図
に示した実施例と同一の構成である。

第１の回路は、第１のＭＯ３電界効果トランジスタＭ７
５、第２のＭＯ３電界効果トランジスタＭ２５、抵抗Ｒ
ＩＯ１演算増幅器Ａ１ｏおよびコンデンサＣ０を含んで
構成され、第１のＭＯＳ電界効果トランジスタＭ１１の
ゲートＧｌ＋にインバータＩＮ■、で反転されたディジ
タル入力信号■ＩＮが入力される。

第２の回路は、第１のＭＯＳ電界効果トランジスタＭ１
２、第２のＭＯ３電界効果トランジスタＭ２２、抵抗Ｒ
２０、演算増幅器Ａ２０およびコンデンサＣ２を含んで
構成されている。第１のＭＯ３電界効果トランジスタＭ
１２のゲートＧ１□には、イン１ バータＩ　ＮＶ、で反転されたディジタル入力信号ｖｒ
ｓを、インバータＩＮＶ２で更に反転させて、結果的に
非反転としたディジタル人力信号ＶＩＮが供給される。

検出回路Ｘは、フリップフロップＦＦとインバータＩＮ
Ｖ３とを備えて構成されている。フリップフロップＦＦ
は、２つのＮＯＲゲートＮ。

Ｒ，およびＮ０Ｒ２で構成されたＲＳフリップフロップ
であり、第１の回路の出力ハイレベルをセット信号とし
、第２の回路の出力ハイレベルをリセット信号として動
作する。

演算増幅器Ａｌｏｖ　Ａ　２ｏの各反転入力端子（−）
ば、抵抗Ｒ１ｏ、Ｒ２ｏを介してそれぞれ直流電源ＶＤ
Ｄを供給する電源線に接続された第２のＭＯ３電界効果
トランジスタＭ　Ｈ，Ｍ　２２の各ソースＳ２＋、Ｓ２
２にそれぞれ接続され、各出力端子は第２のＭＯＳ電界
効果トランジスタＭ２１、Ｍ２２の各ゲートＧ２１、Ｇ
２２に接続されている。

演算増幅器Ａ　ｌ　０％　Ａ　２０の各非反転入力端子
（＋）は、バイアス手段ＢＣに共通に接続されている。

　２ 本実施例のバイアス手段ＢＣは、ｎｐｎバイポーラトラ
ンジスタ対Ｑ１．Ｑ２、抵抗Ｒ，，Ｒ２、Ｒ３および演
算増幅器Ａ２からなる第３図実施例と同一構成のバイア
ス手段であり、直流電圧（Ｖ　ＤＤ　　Ｖ　ＢＩＡ！ｌ
）を出力する。

第１１図および第１２図を参照して動作を説明する。第
１２図（ａ）に示すように、ディジタル入力信号ＶＩＮ
がｔ０時にハイレベルになると、インバータＩＮＶ、の
出力端である節点Ｃには、第１２図（ｂ）に示すように
、逆にロウレベルに状態遷移する反転信号が現れる。こ
の反転信号は、第１のＭＯ３電界効果トランジスタＭ１
１のゲートＧ、１に与えられるので、第３図および第４
図で説明した動作により、第８図（Ｃ）　　に示すよう
に、節点ｄに、ディジタル入力信号ＶＩＮの立ち上がり
エツジであるｔｏ時に充電を開始するランプ波形が得ら
れる。そして、ランプ波形がフリップフロップＦＦの有
する閾値電圧ＶＴＨを横切るｔ１時にフリップフロップ
ＦＦがセットされ、第１２図（ｆ）　に示すように、イ
ンバータＩＮＶ３からハイレベルの出力■。ＵＴが得ら
れる。上述のｔ。時からｔ８時までの立ち上がり時間遅
れが、遅延時間Ｔ　（３Ｌ□となる。

一方、第１２図（ａ）に示すように、１．時からディジ
タル人力信号ＶＩＮ幅だけ遅れたｔ２時に、ディジタル
入力信号ＶＩＮが立ち下がってロウレベルになると、第
１２図（ｄ）に示すように、インバータＩＮＶ２の出力
端である節点ｅに、同じロウレベルに状態遷移する非反
転信号が現れる。この非反転信号は、第１のＭＯ３電界
効果トランジスタＭＩ２のゲートＧ１２に与えられるの
で、節点ｆには、第１２図（ｅ）に示すように、ディジ
タル入力信号ＶＩＮの立ち下がりエツジであるｔ２時に
充電を開始するランプ波形が得られる。そして、ランプ
波形がフリップフロップＦＦの有する閾値電圧ＶＴＩ（
を横切るｔ３時に、フリップフロップＦＦがリセットさ
れ、この結果、インバータＩＮ’Ｖ３の出力Ｖ。ＵＴは
、第１２図（ｆ）に示すようにロウレベルとなる。ｔ２
時からｔ３時までの立ち下がり時間遅れが遅延時間Ｔｄ
ＨＬとなる。

　３ 本実施例で、第２のＭＯ３電界効果トランジスタＭ２１
、Ｍ２２を流れる充電電流は第３図で説明したバイアス
手段および演算増幅器Ａｔ（１，Ａ２゜と抵抗Ｒ，，，
Ｒ２ｏによる定電流回路によって、温度変動および製造
プロセス変動の少ない定電流となっている。このため、
温度変動および製造プロセス変動の少ない遅延回路が得
られる。

さらに、本実施例では、抵抗Ｒ，ｏ、　Ｒ２，の抵抗値
すなわち第１の回路、第２の回路の充電電流値と、コン
デンサＣ１、Ｃ２の容量値の選定によって、遅延時間Ｔ
ｄＬＨと遅延時間ＴｄＨＬを等しくすることができるの
で、ディジタル入力信号ＶＩＮと同じパルス幅の出力信
号Ｖ。Ｕ７を得ることができる。また必要に応じて、立
ち上がりと立ち下がりの遅延時間Ｔ　ｄ　Ｌ、およびＴ
ｄＨＬをそれぞれ独立に設定し、任意のパルス幅をもつ
出力信号■。ｕＴを与える遅延回路が得られる。

したがって、本実施例によれば、温度変動および製造プ
ロセス変動による遅延時間変動が緩和される上、入力信
号ＶＩＮと同じパルス幅または（［４ のパスル幅をもつ出力信号ｖ　ｏｕ’ｒを与える遅延回
路が得られる。

上記第１１図に示した実施例の第１の回路および第２の
回路としてカレントミラー回路を含む、例えば第６図に
示した遅延回路を用いることもできる。このとき、演算
増幅器Ａ１、抵抗Ｒ１第２のＭＯＳ電界効果トランジス
タＭ２および第３のＭＯ３電界効果トランジスタＭ３で
構成される定電流回路は、第１の回路および第２の回路
について共通とすることができ、占有面積と消費電力の
低減が図れる。

また、上記第１１図に示した実施例の第１の回路および
第２の回路として、第９図、第１０図に示した回路を用
いても上記実施例と同様の効果が得られる。

第１３図は本発明に係る更に別の実施例を示し、第１４
図はその動作波形例を示している。

本実施例に示した実施例と同様、インバータＩＮ■１を
用いてディジタル人力信号ＶＩＮを非反転と反転の２経
路に分岐し、それぞれの経路において立ち上がりエツジ
を遅らせる第１の回路および立ち下がりエツジを遅らせ
る第２の回路を構成し、第１の回路および第２の回路の
出力を、検出回路Ｘを構成するフリップフロップＦＦで
合成することにより、人力信号ＶＩＮと同一のパルス幅
を再生、または任意の出力信号パルス幅を設定しようと
するものである。本実施例の特徴は、第１の回路および
第２の回路を第１図に示した実施例と同の構成にすると
ともに、フリップフロップＦＦをＮＡＮＤゲートて構成
したことである。

第１の回路は、第１のＭＯ３電界効果トランジスタＭ、
、、第２のＭＯ３電界効果トランジスタＭ２１、抵抗Ｒ
３゜、演算増幅器Ａ、。およびコンデンサＣ１を含んで
構成され、第１のＭＯ３電界効果トランジスタＭ１１の
ゲートＧｌｌにディジタル入力信号ＶＩＮが入力される
。

第２の回路は、第１のＭＯ３電界効果トランジスタＭ、
２、第２のＭＯ５電界効果トランジスタＭ２２、抵抗Ｒ
２ｏ１演算増幅器Ａ２０およびコンデンサＣ２を含んで
構成され、第１のＭＯ３電界効果トランジスタＭ、２の
ゲートＧ、２にはインバータＩＮＶ、で反転されたディ
ジタル入力信号Ｖ１．４供給される。

検出回路Ｘは、フリップフロップＦＦとインバータＩＮ
Ｖ３とを備えて構成されている。フリップフロップＦＦ
は、２つのＮＡＮＤゲートＮＡＮＤ、およびＮＡＮＤ２
で構成されたＲＳフリップフロップであり、第１の回路
の出力ロウレベルをセット信号とし、第２の回路の出力
ロウレベルをリセット信号として動作する。

演算増幅器Ａ、。、Ａ２ｏの各反転入力端子（−）は、
抵抗Ｒｌｏｖ　Ｒ２，を介してそれぞれグランドに接続
された第２のＭＯ３電界効果トランジスタＭ２１、Ｍ２
２の各ソースＳｏｌ、Ｓ２２にそれぞれ接続され、各出
力端子は第２のＭＯＳ電界効果トランジスタＭ２．、Ｍ
２２の各ゲートＧ２＋、Ｇ２２に接続されている。

演算増幅器Ａ　１０％　Ａ　２０の各非反転入力端子（
＋）は、バイアス手段ＢＣに共通に接続されている。

本実施例のバイアス手段ＢＣは、ｐｎｐバイボー７ ラトランジスタ対Ｑ１．．Ｑ２、抵抗Ｒ，、Ｒ２、Ｒ３
および演算増幅器Ａ２からなる第１図実施例と同一構成
のバイアス手段であり、直流電圧Ｖ　ＢＩＡＳを出力す
る。

第１３図および第１４図を参照して動作を説明する。第
１４図（ａ）　　に示すように、ディジタル人力信号Ｖ
ＩＮがｔ。時にハイレベルになると、このディジタル人
力信号は、第１のＭ　Ｏ’Ｓ電界効果トランジスタＭ１
１のゲートＧ１１に与えられるので、第１図および第１
６図で説明した動作により、第１４図（Ｃ）　　に示す
ように、節点ｄに、ディジタル人力信号ＶＩＮの立ち上
かりエツジであるｔ。時に充電を開始するランプ波形が
得られる。そして、ランプ波形かフリップフロップＦＦ
の有する閾値電圧ＶＴＲを横切るｔ１時にフリップフロ
ップＦＦがセットされ、第１４図（ａ）　に示すように
、インバータＩＮＶ３からハイレベルの出力Ｖ。ＬＩＴ
が得られる。上述のｔ。時からｔ０時までの立ち上がり
時間遅れが、遅延時間Ｔｄ、、、どなる。

方、第１４図（ａ）　　に示すように、ｔｏ時からディ
ジタル人力信号ＶＩＮのパルス幅だ番づ遅れた５２時に
、ディジタル入力信号ＶＩＮが立ち下がってロウレベル
になると、インバータＩ　ＮＶ、の出力端である節点ｅ
には、第１４図（Ｃ）に示すように、逆にハイレベルに
に状態遷移する反転信号が現れる。この反転信号は、第
１のＭＯ５電界効果トランジスタＭ１２のゲートＧ１２
に与えられるので、節点ｆには、第１４図（ｄ）に示す
ように、ディジタル人力信号ＶＩＮの立ち下がりエツジ
である５２時に放電を開始するランプ波形が得られる。

そして、ランプ波形がフリップフロップＦＦの有する閾
値電圧Ｖ７１イを描切るｔ８時に、フリップフロップＦ
Ｆがリセットされ、この結果、第１４図（ｆ）　に示す
ように、インバータＩＮＶ３からロウレベルの出力Ｖ。

ＵＴが得られる。５２時から５３時までの立ち下がり時
間遅れが遅延時間Ｔｃｌ＋＋＋、どなる。

本実施例で、第２のＭＯ３電界効果トランジスタＭ２０
、Ｍ２２を流れる放電電流は第１図で説明したバイアス
手段および演算増幅器Ａ、。、Ａ２ｏと抵抗ＲＩＯ，Ｒ
２゜による定電流回路によって、温度変動および製造プ
ロセス変動の少ない定電流となっている。このため、温
度変動および製造プロセス変動の少ない遅延回路が得ら
れる。

さらに、本実施例では、抵抗Ｒ，ｏ、　Ｒ２ｏの抵抗値
すなわち第１の回路、第２の回路の放電電流値と、コン
デンサＣＩ、Ｃ２の容量値の選定によって、立ち上がり
遅れ時間ＴｄＬＨと立ち下がり遅れ時間Ｔｄ、Ｌを等し
くすることができるので、ディジタル人力信号ＶＩＮと
同じパルス幅の出力信号Ｖ　０ＬＩＴを得ることができ
る。また必要に応じて、立ち上がりと立ち下がりの遅延
時間ＴｄＬＨおよびＴｄｌＩＬをそれぞれ独立に設定し
、任意のパルス幅をもつ出力信号Ｖ。ｕＴを得ることも
できる。

したがって、本実施例によっても、第１１図に示した実
施例と同じく、温度変動および製造プロセス変動による
遅延時間変動が緩和される上、人力信号ＶＩＮと同じパ
ルス幅または任意のパスル幅をもつ出力信号Ｖ。ＵＴを
与える遅延回路が得られる。

上記第１３図に示した実施例の第１の回路および第２の
回路としてカレントミラー回路を含む、例えば第７図に
示した遅延回路を用いることもで診る。このとき、演算
増幅器Ａ１、抵抗Ｒ１第３のＭＯＳ電界効果トランジス
タＭ２および第３のＭＯ３Ｏ３電界効果トランジスタＭ
構成される定電流回路は、第１の回路および第２の回路
について共通とすることができ、占有面積と消費電力の
低減が図れる。

第１１図に示した実施例および第１３図に示した実施例
の遅延回路を複数個縦続接続し、前段の出力信号■。Ｌ
ＩＴを次段のディジタル人力信号ＶＩＮとすることによ
り、各段の出力信号Ｖ。ＬＩＴをタップ出力とするタッ
プ付き遅延回路が構成てきる。

第１１図に示した遅延回路を用いてタップ付き遅延回路
を構成する場合、フリップフロップＦＦのＮＯＲゲート
ＮＯＲ，の出力信号（インバータＩＮＶ３の入力信号）
を次段のディジタル入力信号ＶＴＮとし、インバータＩ
　ＮＶ、出力信号を第１１ のＭＯ３電界効果トランジスタＭ、２のゲートＧ１２に
、インバータＩ　Ｎ　Ｖ　２の出力信号を第１のＭＯ８
Ｏ８電界効果トランジスタＭ１ゲートＧ１１にそれぞれ
導くよう構成すれば、タップ出力（インバータＩＮＶ３
出力）の負荷容量によって発生する付加的な遅延時間が
次段に伝達されるのを防ぐのに効果的である。

同様に、第１３図の遅延回路を用いてタップ付き遅延回
路を構成する場合、フリップフロップＦＦのＮＡＮＤゲ
ートＮＡＮＤ２の出力信号（インバータＩ　Ｎ　Ｖ　３
の入力信号）を次段のディジタル人力信号ＶＩＮとし、
この入力信号ＶＩＮを第１のＭＯ８電界効果トランジス
タＭ＋２’のゲートＧＩ２に、インバータＩ　ＮＶ、の
出力信号を第１のＭＯ５電界効果トランジスタＭ１□の
ゲートＧｌｌにそれぞれ導くよう構成すれば、タップ出
力（インバータＩＮＶ３出力）の負荷容量によって発生
する付加的な遅延時間が次段に伝達されるのを防ぐのに
効果的である。

２ 〈発明の効果〉 以上述べたように、本発明によれば、次のような効果が
得られる。

（ａ）第１のＭＯ３電界効果トランジスタと、第２のＭ
Ｏ３ｉＯ３電界効果トランジスタ抗と、演算増幅器と、
バイアス手段と、コンデンサと、検出回路とを含むから
、集積化の容易な遅延回路を提供できる。

（ｂ　’）演算増幅器の反転入力端子は、第２のＭＯ８
電界効果トランジスタのソースに接続され、出力端子は
第２のＭＯ３電界効果トランジスタのゲートに導かれ、
非反転入力端子には直流電圧が供給されているので、演
算増幅器は、反転入力端子と非反転入力端子が等電位と
なるように、すなわち、抵抗の接続されている第２のＭ
Ｏ３電界効果トランジスタのソース側の電圧が、非反転
入力端子に供給される直流電圧と等しくなるように第２
のＭＯＳ電界効果トランジスタＭ２のゲート。

ソース間をバイアスする。この結果、第２のＭＯ３電界
効果トランジスタに流れる放電電流または充電電流は、
非反転入力端子に供給される直流電圧と抵抗の比で決ま
る変動要素が抵抗値Ｒたけの定電流どなり、キャリヤ移
動度μ、ゲート容量ｃｏ、閾値電圧ＶＴＮの変動に影響
されなくなる。

このため、製造プロセス変動の遅延時間変動に対する影
響が緩和される。

（Ｃ）バイアス手段は、演算増幅器の非反転入力端子に
対して、第２のＭＯ３電界効果トランジスタのソースに
接続されている抵抗の端子間電圧が温度とともに上昇す
るようなバイアス電圧を与えているから、温度が上Ｅ−
シたときの集積化された抵抗の抵抗値の増大による放電
電流または充電電流の減少を、温度特性が正のバイアス
電圧による抵抗の端子間電圧の増大によって補償するこ
とが可能になる。このため、温度変動にかかわらず、遅
延時間の一定した遅延回路が得られる。

【図面の簡単な説明】

第１図は本発明に係る遅延回路の電気回路図、第２図は
バイアス手段を構成するパイボイーラトランジスタ対の
構成を示す図、第３図は本発明に係る遅延回路の別の実
施例を示す回路図、第４図はその動作波形例を示す図、
第５図はバイアス手段を構成するバイポーラトランジス
タ対の構成を示す図、第６図〜第１０図は本発明に係る
遅延回路の更に別の実施例における各回路図、第１１図
は本発明に係る遅延回路の更に別の実施例を示す回路図
、第１２図はその動作波形例を示す図、第１３図は本発
明に係る遅延回路の更に別の実施例を示す回路図、第１
４図はその動作波形例を示す図、第１５図は従来の遅延
回路の回路図、第１６図は同じくその動作波形例を示す
図である。 Ｍ、・・・第１のＭＯ３電界効果トランジスタＭ２　・
・・第２のＭＯ３電界効果トランジスタＡ１　・・・演
算増幅器　Ａ２　・・・演算増幅器Ｃ・・・コンデンサ
　　ＩＮＶ・・・検出回路Ｘ・・・検出回路 Ｑｌ、Ｑ２　　・・・バイポーラトランジスタ対Ｒ３・
・・第１の抵抗　Ｒ２・・・第２の抵抗Ｒ３・・・第３
の抵抗

Claims (4)

【特許請求の範囲】
1. （１）第１のＭＯＳ電界効果トランジスタと、第２のＭ
   ＯＳ電界効果トランジスタと、演算増幅器と、バイアス
   手段と、コンデンサと、検出回路とを含む遅延回路であ
   って、 前記第１のＭＯＳ電界効果トランジスタは、ゲートに被
   遅延信号であるディジタル入力信号が導かれるとともに
   、ソースが電源線の一つに接続されており、 前記第２のＭＯＳ電界効果トランジスタは、ドレインが
   前記第１のＭＯＳ電界効果トランジスタのドレインに共
   通接続されるとともに、ソースが抵抗を介して電源線の
   他方に接続されており、前記演算増幅器は、反転入力端
   子、非反転入力端子及び出力端子を含み、前記反転入力
   端子は前記第２のＭＯＳ電界効果トランジスタのソース
   に接続され、前記出力端子は前記第２のＭＯＳ電界効果
   トランジスタのゲートに接続されており、前記バイアス
   手段は、前記演算増幅器の前記非反転入力端子に対して
   、前記抵抗の端子間電圧が温度とともに増大するような
   直流電圧を与えており、 前記コンデンサは、前記ＭＯＳ電界効果トランジスタの
   ドレイン共通接続点と前記電源線との間に接続されてお
   り、 前記検出回路は、前記コンデンサの蓄積電荷量に応じた
   論理出力を遅延信号として出力する回路であること を特徴する遅延回路。
2. （２）第１のＭＯＳ電界効果トランジスタと、第２のＭ
   ＯＳ電界効果トランジスタと、演算増幅器と、バイアス
   手段と、カレントミラー回路と、コンデンサと、検出回
   路とを含む遅延回路であって、 前記第１のＭＯＳ電界効果トランジスタは、ゲートに被
   遅延信号であるディジタル入力信号が導かれるとともに
   、ソースが電源線の一つに接続されており、 前記第２のＭＯＳ電界効果トランジスタは、ドレインが
   前記第１のＭＯＳ電界効果トランジスタのドレインに共
   通接続されるとともに、ソースが抵抗を介して電源線の
   他方に接続されており、前記演算増幅器は、反転入力端
   子、非反転入力端子及び出力端子を含み、前記反転入力
   端子は前記第２のＭＯＳ電界効果トランジスタのソース
   に接続され、前記出力端子は前記第２のＭＯＳ電界効果
   トランジスタのゲートに接続されており、前記バイアス
   手段は、前記演算増幅器の前記非反転入力端子に対して
   、前記抵抗の端子間電圧が温度とともに増大するような
   直流電圧を与えており、 前記カレントミラー回路は、第３のＭＯＳ電界効果トラ
   ンジスタと、第４のＭＯＳ電界効果トランジスタとを含
   み、 前記第３のＭＯＳ電界効果トランジスタは、ゲートとド
   レインが共通接続されるとともにソースが電源線の一つ
   に接続され、ドレインが前記第２のＭＯＳ電界効果トラ
   ンジスタのドレインに接続されており、 前記第４のＭＯＳ電界効果トランジスタ２は、前記第３
   のＭＯＳ電界効果トランジスタとカレントミラーを構成
   するようにゲートがバイアスされ、ドレインが前記第１
   のＭＯＳ電界効果トランジスタのドレインに接続されて
   おり、 前記コンデンサは、前記ＭＯＳ電界効果トランジスタの
   ドレイン共通接続点と前記電源線との間に接続されてお
   り、 前記検出回路は、前記コンデンサの蓄積電荷量に応じた
   論理出力を遅延信号として出力する回路であること を特徴する遅延回路。
3. （３）前記バイアス手段は、バイポーラトランジスタ対
   と、演算増幅器と、第１の抵抗と、第２の抵抗と、第３
   の抵抗とを含み、 前記バイポーラトランジスタ対は、コレクタおよびベー
   スがそれぞれ共通に接続されて電源線に導かれており、 前記演算増幅器は、非反転入力端子と、反転入力端子と
   、出力端子とを有し、 前記非反転入力端子は、前記バイポーラトランジスタ対
   の一方のエミッタに導かれると共に、第３の抵抗を介し
   て前記出力端子に接続されており、 前記反転入力端子は、第１の抵抗を介して前記バイポー
   ラトランジスタ対の他方のエミッタに導かれると共に、
   第２の抵抗を介して前記出力端子に接続されており、 前記出力端子より直流電圧を出力すること を特徴とする請求項１または請求項２に記載の遅延回路
   。
4. （４）前記バイアス手段は、ダイオード対と、演算増幅
   器と、第１の抵抗と、第２の抵抗と、第３の抵抗とを含
   み、 前記ダイオード対は、アノードが共通に接続されて電源
   線に導かれており、 前記演算増幅器は、非反転入力端子と、反転入力端子と
   、出力端子とを有し、 前記非反転入力端子は、前記ダイオード対の一方のカソ
   ードに導かれると共に、前記第３の抵抗を介して前記出
   力端子に接続されており、 前記反転入力端子は、前記第１の抵抗を介して前記ダイ
   オード対の他方のカソードに導かれると共に、前記第２
   の抵抗を介して前記出力端子に接続されており、 前記出力端子より直流電圧を出力すること を特徴とする請求項１または請求項２に記載の遅延回路
   。