JP2900521B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 238000007599 discharging Methods 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は基準電圧発生回路に関し、特に、バンドギャ
ップリファレンス型の基準電圧発生回路に関する。
ップリファレンス型の基準電圧発生回路に関する。
［従来の技術］ 第５図は従来の基準電圧発生回路を示す回路図であ
る。
る。
第５図に示すように、同一サイズの１対のｐ型MOSト
ランジスタMP1,MP2は、そのゲートが相互に接続され、
そのソースが電源VDDに接続されている。一方、エミッ
タ面積が相互に異なるpnpトランジスタQP1,QP2（エミッ
タ面積;QP1＞QP2）は、そのベースがバイアス電源VBに
共通接続され、そのコレクタが接地GNDに接続されてい
る。そして、pnpトランジスタQP1,QP2のエミッタは、夫
々抵抗R1,R2及び抵抗R3を介してｐ型MOSトランジスタMP
1,MP2のドレインに接続されている。オペアンプA1は電
源VDDと接地GNDとの間に設けられていて、その負入力が
抵抗R3とトランジスタMP2のドレインとの間に接続さ
れ、その正入力が抵抗R1と抵抗R2との間に接続され、そ
の出力がトランジスタMP1,MP2の共通ゲートに帰還され
ている。出力端子OUTは抵抗R2とトランジスタMP1のドレ
インとの間に接続されている。
ランジスタMP1,MP2は、そのゲートが相互に接続され、
そのソースが電源VDDに接続されている。一方、エミッ
タ面積が相互に異なるpnpトランジスタQP1,QP2（エミッ
タ面積;QP1＞QP2）は、そのベースがバイアス電源VBに
共通接続され、そのコレクタが接地GNDに接続されてい
る。そして、pnpトランジスタQP1,QP2のエミッタは、夫
々抵抗R1,R2及び抵抗R3を介してｐ型MOSトランジスタMP
1,MP2のドレインに接続されている。オペアンプA1は電
源VDDと接地GNDとの間に設けられていて、その負入力が
抵抗R3とトランジスタMP2のドレインとの間に接続さ
れ、その正入力が抵抗R1と抵抗R2との間に接続され、そ
の出力がトランジスタMP1,MP2の共通ゲートに帰還され
ている。出力端子OUTは抵抗R2とトランジスタMP1のドレ
インとの間に接続されている。
このように構成される基準電圧発生回路においては、
オペアンプA1の出力をトランジスタMP1,MP2のゲートに
帰還することにより、安定状態においてバイアス電源VB
と出力端子OUTとの間の基準電圧VREFが温度及び電源電
圧の変化に対して略一定に保たれるという特性を示す。
このような特性は、トランジスタQP1,QP2に等しい電流
を流したときに、トランジスタQP1のエミッタ・ベース
間電圧VBE1とトランジスタQP2のエミッタ・ベース間電
圧VBE2との関係がVBE1＞VBE2となることにより安定す
る。しかしながら、この場合、電源投入時にはトランジ
スタQP1,QP2に等しい電流が流れにくい。これにより、
トランジスタQP2の電流が小さくなり、オペアンプA1の
負入力が正入力に対して低い電圧になって正帰還がかか
ると、トランジスタQP2は電流が増々流れにくくなる。
そうすると、出力端子OUTにおける出力電圧がある特定
の電圧に固定され、基準電圧発生回路としての機能を果
たさなくなってしまう。そこで、このような欠点を改善
した基準電圧発生回路が提案されている。
オペアンプA1の出力をトランジスタMP1,MP2のゲートに
帰還することにより、安定状態においてバイアス電源VB
と出力端子OUTとの間の基準電圧VREFが温度及び電源電
圧の変化に対して略一定に保たれるという特性を示す。
このような特性は、トランジスタQP1,QP2に等しい電流
を流したときに、トランジスタQP1のエミッタ・ベース
間電圧VBE1とトランジスタQP2のエミッタ・ベース間電
圧VBE2との関係がVBE1＞VBE2となることにより安定す
る。しかしながら、この場合、電源投入時にはトランジ
スタQP1,QP2に等しい電流が流れにくい。これにより、
トランジスタQP2の電流が小さくなり、オペアンプA1の
負入力が正入力に対して低い電圧になって正帰還がかか
ると、トランジスタQP2は電流が増々流れにくくなる。
そうすると、出力端子OUTにおける出力電圧がある特定
の電圧に固定され、基準電圧発生回路としての機能を果
たさなくなってしまう。そこで、このような欠点を改善
した基準電圧発生回路が提案されている。
第６図は従来の基準電圧発生回路（破線にて示す基準
電圧発生部11）にスタートアップ回路２を付加したもの
である。
電圧発生部11）にスタートアップ回路２を付加したもの
である。
スタートアップ回路２は、以下のように構成されてい
る。ｐ型MOSトランジスタMP3,MP4は、そのソースがトラ
ンジスタMP1,MP2のソースに共通接続され、そのドレイ
ンが夫々トランジスタQP1,QP2のエミッタに接続されて
いる。そして、トランジスタMP3,MP4のゲートは、バイ
アス電源VSTに共通接続され、一定のバイアス電圧が印
加されている。
る。ｐ型MOSトランジスタMP3,MP4は、そのソースがトラ
ンジスタMP1,MP2のソースに共通接続され、そのドレイ
ンが夫々トランジスタQP1,QP2のエミッタに接続されて
いる。そして、トランジスタMP3,MP4のゲートは、バイ
アス電源VSTに共通接続され、一定のバイアス電圧が印
加されている。
なお、基準電圧発生部11は、抵抗R1乃至R3の配置が第
５図とは異なる。
５図とは異なる。
このように構成される基準電圧発生回路においては、
電圧投入時にオペアンプA1の帰還がかかる前に、スター
トアップ回路２からトランジスタQP1,QP2に略等しい定
電流を供給することにより、VBE1＞VBE2となるようにし
てある。そして、スタートアップ回路２から供給される
定電流をある程度小さくすることにより、電源投入時の
基準電圧VREFの安定性が良く、且つ温度及び電源電圧の
変動に対する基準電圧VREFの安定性が優れた基準電圧発
生回路を構成している。
電圧投入時にオペアンプA1の帰還がかかる前に、スター
トアップ回路２からトランジスタQP1,QP2に略等しい定
電流を供給することにより、VBE1＞VBE2となるようにし
てある。そして、スタートアップ回路２から供給される
定電流をある程度小さくすることにより、電源投入時の
基準電圧VREFの安定性が良く、且つ温度及び電源電圧の
変動に対する基準電圧VREFの安定性が優れた基準電圧発
生回路を構成している。
［発明が解決しようとする課題］ しかしながら、上述した従来の基準電圧発生回路で
は、電源投入時の安定性を高めるために付加したスター
トアップ回路２が、安定状態になった後においても、常
時、電流を流し続けているため、消費電力が増大してし
まうという問題点がある。また、スタートアップ回路２
を構成するトランジスタMP3,MP4の素子のバラツキが出
力端子OUTにおける基準電圧VREFの電圧値のバラツキに
直接影響を与えるという問題点がある。
は、電源投入時の安定性を高めるために付加したスター
トアップ回路２が、安定状態になった後においても、常
時、電流を流し続けているため、消費電力が増大してし
まうという問題点がある。また、スタートアップ回路２
を構成するトランジスタMP3,MP4の素子のバラツキが出
力端子OUTにおける基準電圧VREFの電圧値のバラツキに
直接影響を与えるという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、電源投入時における基準電圧の安定性を向上させる
ことができると共に、消費電力を低減することができ、
基準電圧のバラツキを低減することができる基準電圧発
生回路を提供することを目的とする。
て、電源投入時における基準電圧の安定性を向上させる
ことができると共に、消費電力を低減することができ、
基準電圧のバラツキを低減することができる基準電圧発
生回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る基準電圧発生回路は、エミッタ面積が相
互に異なる１対のバイポーラトランジスタと、この各バ
イポーラトランジスタのエミッタ電流を電圧に変換する
抵抗と、この電圧を相互に比較するオペアンプと、その
ゲートに前記オペアンプの出力を帰還して前記各バイポ
ーラトランジスタに定電流を供給する１対のMOSトラン
ジスタとを有する基準電圧発生回路において、電源投入
時にパルス信号を出力するパワーオンリセット回路と、
このパワーオンリセット回路の前記パルス信号に応じて
前記各バイポーラトランジスタのエミッタに定電流を供
給するスタートアップ回路とを具備することを特徴とす
る。
互に異なる１対のバイポーラトランジスタと、この各バ
イポーラトランジスタのエミッタ電流を電圧に変換する
抵抗と、この電圧を相互に比較するオペアンプと、その
ゲートに前記オペアンプの出力を帰還して前記各バイポ
ーラトランジスタに定電流を供給する１対のMOSトラン
ジスタとを有する基準電圧発生回路において、電源投入
時にパルス信号を出力するパワーオンリセット回路と、
このパワーオンリセット回路の前記パルス信号に応じて
前記各バイポーラトランジスタのエミッタに定電流を供
給するスタートアップ回路とを具備することを特徴とす
る。
［作用］ 本発明においては、エミッタ面積が相互に異なる１対
のバイポーラトランジスタに等しい電流を流し、これら
のバイポーラトランジスタに定電流を供給する１対のMO
Sトランジスタのゲートにオペアンプの出力を帰還する
ことにより、前記バイポーラトランジスタのバイアス電
源と前記MOSトランジスタのドレインとの間に発生する
基準電圧が、温度及び電源電圧の変化による影響を受け
ず、略一定に保たれる。この場合、電源投入時において
オペアンプの出力が帰還されないため、前記１対のバイ
ポーラトランジスタには等しい電流が流れにくい。而し
て、スタートアップ回路は、電源投入時にパワーオンリ
セット回路から出力されるパルス信号に応じて、前記１
対のバイポーラトランジスタに定電流を供給する。これ
により、電源投入時における基準電圧の安定性を向上さ
せることができる。
のバイポーラトランジスタに等しい電流を流し、これら
のバイポーラトランジスタに定電流を供給する１対のMO
Sトランジスタのゲートにオペアンプの出力を帰還する
ことにより、前記バイポーラトランジスタのバイアス電
源と前記MOSトランジスタのドレインとの間に発生する
基準電圧が、温度及び電源電圧の変化による影響を受け
ず、略一定に保たれる。この場合、電源投入時において
オペアンプの出力が帰還されないため、前記１対のバイ
ポーラトランジスタには等しい電流が流れにくい。而し
て、スタートアップ回路は、電源投入時にパワーオンリ
セット回路から出力されるパルス信号に応じて、前記１
対のバイポーラトランジスタに定電流を供給する。これ
により、電源投入時における基準電圧の安定性を向上さ
せることができる。
本発明によれば、電源投入時にのみパワーオンリセッ
ト回路から供給されるパルス信号によりスタートアップ
回路が動作するため、それ以降の安定状態においては、
前記パワーオンリセット回路及び前記スタートアップ回
路をOFF状態にすることができる。従って、消費電力を
著しく低減することができる。また、パワーオンリセッ
ト回路及びスタートアップ回路を構成するトランジスタ
の素子にバラツキがあっても、安定状態においては、こ
のバラツキが基準電圧に直接影響を与えることはない。
ト回路から供給されるパルス信号によりスタートアップ
回路が動作するため、それ以降の安定状態においては、
前記パワーオンリセット回路及び前記スタートアップ回
路をOFF状態にすることができる。従って、消費電力を
著しく低減することができる。また、パワーオンリセッ
ト回路及びスタートアップ回路を構成するトランジスタ
の素子にバラツキがあっても、安定状態においては、こ
のバラツキが基準電圧に直接影響を与えることはない。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係る基準電圧発生回
路を示す回路図である。
路を示す回路図である。
基準電圧発生部10は、以下のように構成されている。
エミッタ面積が相互に異なるnpnトランジスタQN1,QN
2（エミッタ面積;QN1＞QN2）は、そのベースがバイアス
電源VBに共通接続され、そのコレクタが電源VDDに接続
されている。一方、１対のｎ型MOSトランジスタMN1,MN2
は、そのゲートが相互に接続され、そのソースが接地GN
Dに接続されている。そして、ｎ型MOSトランジスタMN1,
MN2のドレインは、夫々抵抗R1,R2及び抵抗R3を介してnp
nトランジスタQN1,QN2のエミッタに接続されている。オ
ペアンプA1は電源VDDと接地GNDとの間に設けられてい
て、その負入力が抵抗R1と抵抗R2との間に接続され、そ
の正入力が抵抗R3とトランジスタQN2のエミッタとの間
に接続され、その出力がトランジスタMN1,MN2の共通ゲ
ートに帰還されている。出力端子OUTは抵抗R1とトラン
ジスタMN1のドレインとの間に接続されている。このよ
うにして、トランジスタMN1,MN2の共通ゲートに負帰還
をかけることにより、トランジスタMN1（又はMN2）のド
レインに接続される出力端子OUTから取り出す電圧値
が、トランジスタQN1,QN2のベース印加電圧に対して一
定となるように構成されている。
エミッタ面積が相互に異なるnpnトランジスタQN1,QN
2（エミッタ面積;QN1＞QN2）は、そのベースがバイアス
電源VBに共通接続され、そのコレクタが電源VDDに接続
されている。一方、１対のｎ型MOSトランジスタMN1,MN2
は、そのゲートが相互に接続され、そのソースが接地GN
Dに接続されている。そして、ｎ型MOSトランジスタMN1,
MN2のドレインは、夫々抵抗R1,R2及び抵抗R3を介してnp
nトランジスタQN1,QN2のエミッタに接続されている。オ
ペアンプA1は電源VDDと接地GNDとの間に設けられてい
て、その負入力が抵抗R1と抵抗R2との間に接続され、そ
の正入力が抵抗R3とトランジスタQN2のエミッタとの間
に接続され、その出力がトランジスタMN1,MN2の共通ゲ
ートに帰還されている。出力端子OUTは抵抗R1とトラン
ジスタMN1のドレインとの間に接続されている。このよ
うにして、トランジスタMN1,MN2の共通ゲートに負帰還
をかけることにより、トランジスタMN1（又はMN2）のド
レインに接続される出力端子OUTから取り出す電圧値
が、トランジスタQN1,QN2のベース印加電圧に対して一
定となるように構成されている。
スタートアップ回路２は、パワーオンリセット回路１
の出力により制御され、その２つの出力端が夫々トラン
ジスタQN1,QN2のエミッタに接続されている。パワーオ
ンリセット回路１は電源投入後にのみ１発のパルス信号
を発生させ、電源投入時においてはスタンバイ状態を保
持するようになっている。スタートアップ回路２は、電
源投入時にパワーオンリセット回路１から入力されるパ
ルス信号により動作し、トランジスタQN1,QN2に略等し
い電流を供給する。このため、基準電圧発生部10は、ス
タートアップ回路２から供給される定電流により動作し
始め、安定状態に到達する。
の出力により制御され、その２つの出力端が夫々トラン
ジスタQN1,QN2のエミッタに接続されている。パワーオ
ンリセット回路１は電源投入後にのみ１発のパルス信号
を発生させ、電源投入時においてはスタンバイ状態を保
持するようになっている。スタートアップ回路２は、電
源投入時にパワーオンリセット回路１から入力されるパ
ルス信号により動作し、トランジスタQN1,QN2に略等し
い電流を供給する。このため、基準電圧発生部10は、ス
タートアップ回路２から供給される定電流により動作し
始め、安定状態に到達する。
本実施例によれば、電源投入時にのみパワーオンリセ
ット回路１から供給されるパルス信号によりスタートア
ップ回路２が動作するため、電源投入後の安定状態にお
いては、パワーオンリセット回路１及びスタートアップ
回路２をスタンバイ状態にすることができる。従って、
消費電力を著しく低減することができ、特に、CMOS回路
により構成される場合、その消費電流をリーク電流と同
程度にまで削減することができる。また、パワーオンリ
セット回路１及びスタートアップ回路２を構成するトラ
ンジスタの素子にバラツキがあっても、安定状態におい
ては、このバラツキが出力端子OUTにおける基準電圧V
REFに直接影響を与えることはない。
ット回路１から供給されるパルス信号によりスタートア
ップ回路２が動作するため、電源投入後の安定状態にお
いては、パワーオンリセット回路１及びスタートアップ
回路２をスタンバイ状態にすることができる。従って、
消費電力を著しく低減することができ、特に、CMOS回路
により構成される場合、その消費電流をリーク電流と同
程度にまで削減することができる。また、パワーオンリ
セット回路１及びスタートアップ回路２を構成するトラ
ンジスタの素子にバラツキがあっても、安定状態におい
ては、このバラツキが出力端子OUTにおける基準電圧V
REFに直接影響を与えることはない。
第２図は本発明の第２の実施例に係る基準電圧発生回
路を示す回路図である。本実施例は第６図に示す従来例
回路にパワーオンリセット回路を付加し、このパワーオ
ンリセット回路によりスタートアップ回路を制御するも
のであるため、同一物には同一符号を付してその部分の
詳細な説明は省略する。
路を示す回路図である。本実施例は第６図に示す従来例
回路にパワーオンリセット回路を付加し、このパワーオ
ンリセット回路によりスタートアップ回路を制御するも
のであるため、同一物には同一符号を付してその部分の
詳細な説明は省略する。
本実施例は、第１の実施例におけるnpnトランジスタQ
N1,QN2及びｎ型MOSトランジスタMN1,MN2の替わりに夫々
pnpトランジスタQP1,QP2及びｐ型MOSトランジスタMP1,M
P2を使用し、電源VDDと接地GNDとの関係を入れ替えるこ
とにより基準電圧発生部11を構成している。このため、
出力端子OUTの極性を第１の実施例とは逆にすることが
できる。なお、この場合、パワーオンリセット回路１及
びスタートアップ回路２の極性も第１の実施例の逆にす
ることにより、第１の実施例と同様の効果が得られる。
N1,QN2及びｎ型MOSトランジスタMN1,MN2の替わりに夫々
pnpトランジスタQP1,QP2及びｐ型MOSトランジスタMP1,M
P2を使用し、電源VDDと接地GNDとの関係を入れ替えるこ
とにより基準電圧発生部11を構成している。このため、
出力端子OUTの極性を第１の実施例とは逆にすることが
できる。なお、この場合、パワーオンリセット回路１及
びスタートアップ回路２の極性も第１の実施例の逆にす
ることにより、第１の実施例と同様の効果が得られる。
第３図は本発明の第３の実施例に係る基準電圧発生回
路を示す回路図である。本実施例は第２図に示す第２の
実施例を更に具体化して示したものである。
路を示す回路図である。本実施例は第２図に示す第２の
実施例を更に具体化して示したものである。
基準電圧発生部12は、第２図における基準電圧発生部
11に加えてｐ型MOSトランジスタMP5,MP6及びダイオード
QP3,QP4が使用されている。トランジスタMP5,MP6は、そ
のゲートが相互に接続され、そのソースが電源VDDに接
続され、そのドレインが夫々ダイオードQP3,QP4を介し
て接地GNDに接続されている。また、トランジスタMP1,M
P2と同様にして、トランジスタMP5,MP6の共通ゲートに
はオペアンプA1の出力が帰還されている。そして、トラ
ンジスタQP1,QP2のベースは相互に分離されていて、夫
々ダイオードQP3,QP4のアノード側に接続されている。
このようにトランジスタQP1,QP2のバイアス電圧はオペ
アンプA1の帰還出力に応じて電源VDDから供給されるた
め、出力端子OUTにおける基準電圧VREFは接地GNDに対し
て所定の電圧値を発生することができると共に、オペア
ンプA1の正負入力の電圧値を大きくすることによりオペ
アンプA1の安定動作を保持することができる。
11に加えてｐ型MOSトランジスタMP5,MP6及びダイオード
QP3,QP4が使用されている。トランジスタMP5,MP6は、そ
のゲートが相互に接続され、そのソースが電源VDDに接
続され、そのドレインが夫々ダイオードQP3,QP4を介し
て接地GNDに接続されている。また、トランジスタMP1,M
P2と同様にして、トランジスタMP5,MP6の共通ゲートに
はオペアンプA1の出力が帰還されている。そして、トラ
ンジスタQP1,QP2のベースは相互に分離されていて、夫
々ダイオードQP3,QP4のアノード側に接続されている。
このようにトランジスタQP1,QP2のバイアス電圧はオペ
アンプA1の帰還出力に応じて電源VDDから供給されるた
め、出力端子OUTにおける基準電圧VREFは接地GNDに対し
て所定の電圧値を発生することができると共に、オペア
ンプA1の正負入力の電圧値を大きくすることによりオペ
アンプA1の安定動作を保持することができる。
一方、スタートアップ回路２は、以下のように構成さ
れている。ｐ型MOSトランジスタMP3,MP4は、そのゲート
が相互に接続され、そのソースが電源VDDに接続され、
そのドレインが夫々トランジスタQP1,QP2のエミッタに
接続されている。ｐ型MOSトランジスタMP7,MP8は、その
ゲートが相互に接続され、そのソースが電源VDDに接続
され、そのドレインが夫々ダイオードQP3,QP4のアノー
ドに接続されている。また、トランジスタMP3,MP4,MP7,
MP8は、そのゲートに夫々パワーオンリセット回路１の
出力信号が供給されていて、この信号のON又はOFFによ
り制御されるようになっている。
れている。ｐ型MOSトランジスタMP3,MP4は、そのゲート
が相互に接続され、そのソースが電源VDDに接続され、
そのドレインが夫々トランジスタQP1,QP2のエミッタに
接続されている。ｐ型MOSトランジスタMP7,MP8は、その
ゲートが相互に接続され、そのソースが電源VDDに接続
され、そのドレインが夫々ダイオードQP3,QP4のアノー
ドに接続されている。また、トランジスタMP3,MP4,MP7,
MP8は、そのゲートに夫々パワーオンリセット回路１の
出力信号が供給されていて、この信号のON又はOFFによ
り制御されるようになっている。
パワーオンリセット回路１は、以下のように構成され
ている。電源VDDによりプルアップされた２種類のｎ型M
OSトランジスタMN5,MN4は、接地GNDに順次縦続接続され
ている。トランジスタMN4,MN5のドレイン間と接地GNDと
の間には容量C2が接続されている。また、トランジスタ
MN4のソースと電源VDDとの間には容量C1が接続されてい
る。ｎ型MOSトランジスタMN3及びｐ型MOSトランジスタM
P9は電源VDDと接地GNDとの間に相補対接続されており、
インバータ回路を構成する。このトランジスタMN3,MP9
は、そのゲートがトランジスタMN4のソースに共通接続
され、双方のドレイン間からスタートアップ回路２に出
力信号を供給する。
ている。電源VDDによりプルアップされた２種類のｎ型M
OSトランジスタMN5,MN4は、接地GNDに順次縦続接続され
ている。トランジスタMN4,MN5のドレイン間と接地GNDと
の間には容量C2が接続されている。また、トランジスタ
MN4のソースと電源VDDとの間には容量C1が接続されてい
る。ｎ型MOSトランジスタMN3及びｐ型MOSトランジスタM
P9は電源VDDと接地GNDとの間に相補対接続されており、
インバータ回路を構成する。このトランジスタMN3,MP9
は、そのゲートがトランジスタMN4のソースに共通接続
され、双方のドレイン間からスタートアップ回路２に出
力信号を供給する。
本実施例によれば、パワーオンリセット回路１におい
て、電源投入時に容量C1に瞬時に充電された電荷がトラ
ンジスタMN4,MN5及び容量C2により徐々に放電される。
先ず、充填時には、トランジスタMN3,MP9からなるイン
バータ回路はそのゲート入力がスレッショルド電圧を超
えるため、その出力信号をロウレベルに引き下げる。こ
のため、トランジスタMP3,MP4,MP7,MP8は、そのドレイ
ン電流が流れ始め、基準電圧発生部12に定電流を供給す
る。次いで、放電時には、トランジスタMN3,MP9からな
るインバータ回路はそのゲート入力がスレッショルド電
圧を再び横切るため、その出力信号をハイレベルに引き
上げる。このため、トランジスタMP3,MP4,MP7,MP8は、O
FF状態になり、基準電圧発生部12への定電流の供給を中
止する。このようにして、電源投入時においては、パワ
ーオンリセット回路１により制御されるスタートアップ
回路２から基準電圧発生部12へ定電流が供給される。ま
た、それ以降の安定状態においては、パワーオンリセッ
ト回路１及びスタートアップ回路２はスタンバイ状態に
なる。
て、電源投入時に容量C1に瞬時に充電された電荷がトラ
ンジスタMN4,MN5及び容量C2により徐々に放電される。
先ず、充填時には、トランジスタMN3,MP9からなるイン
バータ回路はそのゲート入力がスレッショルド電圧を超
えるため、その出力信号をロウレベルに引き下げる。こ
のため、トランジスタMP3,MP4,MP7,MP8は、そのドレイ
ン電流が流れ始め、基準電圧発生部12に定電流を供給す
る。次いで、放電時には、トランジスタMN3,MP9からな
るインバータ回路はそのゲート入力がスレッショルド電
圧を再び横切るため、その出力信号をハイレベルに引き
上げる。このため、トランジスタMP3,MP4,MP7,MP8は、O
FF状態になり、基準電圧発生部12への定電流の供給を中
止する。このようにして、電源投入時においては、パワ
ーオンリセット回路１により制御されるスタートアップ
回路２から基準電圧発生部12へ定電流が供給される。ま
た、それ以降の安定状態においては、パワーオンリセッ
ト回路１及びスタートアップ回路２はスタンバイ状態に
なる。
第４図は第３図に示す基準電圧発生回路の信号波形図
である。なお、ａ点及びｂ点は夫々インバータ回路（ト
ランジスタMN3,MP9）の入力端及び出力端の任意点を示
す。
である。なお、ａ点及びｂ点は夫々インバータ回路（ト
ランジスタMN3,MP9）の入力端及び出力端の任意点を示
す。
この第４図に示すように、電源（VDD）を投入する
と、ａ点は容量C1のチャージによりハイレベルに達した
後に、ディスチャージされて徐々にロウレベルに下が
る。このとき、ｂ点（パワーオンリセット回路１の出力
点）はインバータ回路のスレッショルド電圧に応じてロ
ウレベルになる。従って、この期間、トランジスタMP3,
MP4,MP7,MP8のドレイン電流が流れ、基準電圧発生部12
におけるオペアンプA1による帰還が負帰還となるため、
出力端子OUTの出力波形は基準電圧VREFにて安定しやす
くなる。
と、ａ点は容量C1のチャージによりハイレベルに達した
後に、ディスチャージされて徐々にロウレベルに下が
る。このとき、ｂ点（パワーオンリセット回路１の出力
点）はインバータ回路のスレッショルド電圧に応じてロ
ウレベルになる。従って、この期間、トランジスタMP3,
MP4,MP7,MP8のドレイン電流が流れ、基準電圧発生部12
におけるオペアンプA1による帰還が負帰還となるため、
出力端子OUTの出力波形は基準電圧VREFにて安定しやす
くなる。
［発明の効果］ 以上説明したように本発明によれば、電源投入時にパ
ワーオンリセット回路からパルス信号を出力し、このパ
ルス信号に応じてスタートアップ回路を動作させなが
ら、電源投入時における基準電圧の安定性を向上させる
ことができる。また、電源投入後の安定状態において
は、前記パワーオンリセット回路及び前記スタートアッ
プ回路はOFF状態になるから、消費電力を著しく低減す
ることができると共に、パワーオンリセット回路及びス
タートアップ回路の素子のバラツキが基準電圧に影響を
与えることがなく、基準電圧のバラツキを低減すること
ができる。
ワーオンリセット回路からパルス信号を出力し、このパ
ルス信号に応じてスタートアップ回路を動作させなが
ら、電源投入時における基準電圧の安定性を向上させる
ことができる。また、電源投入後の安定状態において
は、前記パワーオンリセット回路及び前記スタートアッ
プ回路はOFF状態になるから、消費電力を著しく低減す
ることができると共に、パワーオンリセット回路及びス
タートアップ回路の素子のバラツキが基準電圧に影響を
与えることがなく、基準電圧のバラツキを低減すること
ができる。
第１図は本発明の第１の実施例に係る基準電圧発生回路
を示す回路図、第２図は本発明の第２の実施例に係る基
準電圧発生回路を示す回路図、第３図は本発明の第３の
実施例に係る基準電圧発生回路を示す回路図、第４図は
その信号波形図、第５図は従来の基準電圧発生回路を示
す回路図、第６図は従来のその他の基準電圧発生回路を
示す回路図である。 A1;オペアンプ、MN1〜MN5;n型MOSトランジスタ、MP1〜M
P9;p型MOSトランジスタ,QN1,QN2;npnトランジスタ、Q
P1,QP2;pnpトランジスタ、R1,R2,R3;抵抗、C1,C2;容
量、QP3,QP4;ダイオード、VDD;電源、VB,VST;バイアス
電源、GND;接地、OUT;出力端子、1;パワーオンリセット
回路、2;スタートアップ回路、10,11,12;基準電圧発生
部
を示す回路図、第２図は本発明の第２の実施例に係る基
準電圧発生回路を示す回路図、第３図は本発明の第３の
実施例に係る基準電圧発生回路を示す回路図、第４図は
その信号波形図、第５図は従来の基準電圧発生回路を示
す回路図、第６図は従来のその他の基準電圧発生回路を
示す回路図である。 A1;オペアンプ、MN1〜MN5;n型MOSトランジスタ、MP1〜M
P9;p型MOSトランジスタ,QN1,QN2;npnトランジスタ、Q
P1,QP2;pnpトランジスタ、R1,R2,R3;抵抗、C1,C2;容
量、QP3,QP4;ダイオード、VDD;電源、VB,VST;バイアス
電源、GND;接地、OUT;出力端子、1;パワーオンリセット
回路、2;スタートアップ回路、10,11,12;基準電圧発生
部
Claims (1)
- 【請求項１】エミッタ面積が相互に異なる１対のバイポ
ーラトランジスタと、この各バイポーラトランジスタの
エミッタ電流を電圧に変換する抵抗と、この電圧を相互
に比較するオペアンプと、そのゲートに前記オペアンプ
の出力を帰還して前記各バイポーラトランジスタに定電
流を供給する１対のMOSトランジスタとを有する基準電
圧発生回路において、電源投入時にパルス信号を出力す
るパワーオンリセット回路と、このパワーオンリセット
回路の前記パルス信号に応じて前記各バイポーラトラン
ジスタのエミッタに定電流を供給するスタートアップ回
路とを具備することを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14192690A JP2900521B2 (ja) | 1990-05-31 | 1990-05-31 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14192690A JP2900521B2 (ja) | 1990-05-31 | 1990-05-31 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435523A JPH0435523A (ja) | 1992-02-06 |
| JP2900521B2 true JP2900521B2 (ja) | 1999-06-02 |
Family
ID=15303369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14192690A Expired - Fee Related JP2900521B2 (ja) | 1990-05-31 | 1990-05-31 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900521B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106869A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 定電流回路 |
| KR100485142B1 (ko) * | 1997-11-18 | 2005-08-17 | 매그나칩 반도체 유한회사 | 스타트-업회로 |
-
1990
- 1990-05-31 JP JP14192690A patent/JP2900521B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435523A (ja) | 1992-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |